拆解小芯片困局

小芯片（Chiplets）在半导体功能与生产效率上实现了巨大飞跃，这一变革恰似 40 年前软 IP 所引发的行业突破。但在这一愿景成真之前，仍有大量协同工作需要完成 —— 构建成熟的生态系统是核心挑战，而当前该生态系统尚处于初级阶段。

如今，许多企业因受限于光罩尺寸，已被迫转向多芯片解决方案，但这并未催生即插即用的小芯片市场。这些早期系统无需遵循统一标准即可运行，也并未追求一致的效益目标。从设计本质来看，它们仍在沿用“构建大型系统” 的传统思维。

西门子EDA 公司 Tessent 芯片测试解决方案的可测试性设计（DFT）流程产品经理 Vidya Neerkundar 指出：“小芯片的核心理念是‘分而治之’。设计者能够借此加速设计进程，并享受高良率带来的诸多优势。但当你将系统分解时，必须同步应对新的问题 —— 解决一个问题的同时，必须应对另一个新问题，不断在追赶中突破技术瓶颈。”

行业对这些新问题的全面认知仍在形成中。Marvell 公司技术副总裁兼定制解决方案首席技术官 Mark Kuemerle 表示：“我们掌握了标准小芯片的制造方法，典型案例是高带宽内存（HBM），这也是目前唯一的标准化小芯片产品，由 JEDEC定义。该标准明确规定了‘x、y 维度参数及连接方式，确保任何厂商均可制造与之通信的产品’。若要让开放的小芯片市场发挥效能，必须建立同等严格的标准体系。这一看似基础的概念，实则蕴含重大变革意义。若能达成这一目标，资源共享将成为现实；而当这一理念延伸至 3D 领域，其影响力将更为惊人 —— 若能将可能用于堆叠的串行器 / 解串器（SerDes）IP 占位面积标准化，或为无线、航空航天领域的数据转换器制定统一标准（只要有足够多的企业愿意推动标准统一），设计者在构建承载所有组件的基础芯片时，即可锁定基础架构，围绕其模块化搭建其他组件。这将为 3D 集成设计的普及奠定关键基础。”

问题的关键在于需要凝聚足够多的行业共识。弗劳恩霍夫IIS 自适应系统工程部门高级混合信号自动化小组经理 Benjamin Prautsch 表示：“当下最大的挑战是‘行业的具体需求究竟是什么？’许多企业处于观望状态，等待其他参与者率先行动。部分领先企业需要站出来，协调不同利益主体，尝试提炼行业共性需求。换言之，答案的核心在于明确生态系统内技术发展的正确方向。”

这一过程可能比部分人预期的更漫长。Cadence 公司 SSG 产品营销总监 Mayank Bhatnagar 指出：“相关标准仍在持续演进。像通用芯片互联 Express（UCIe）这类标准正获得行业范围内的认可，我相信其最终会取得成功，但距离真正落地仍需数年时间。保守估计，未来 3 到 5 年内难以实现标准化，行业标准小芯片的大规模应用可能要等到 2030 年代。”

小芯片所需的标准

封装、测试、设计、功能通信、实现级互连等领域均需标准化体系，而当前各企业仍沿用自有标准。Ansys 公司产品营销总监 Marc Swinnen 坦言：“当下各种技术百花齐放。但设计者面临现实困境：该选用何种封装技术？市场上存在太多差异化方案，每家OSAT厂商都有其技术特色及变体，但并非所有技术都能成为主流。该市场终将经历一轮技术洗牌 —— 没有企业愿意押注错误技术，被困在无人问津的小众方案中，因此行业整合势在必行。”

封装技术正逐步向半导体行业的规范性靠拢。Synopsys 公司工程副总裁 Abhijeet Chakraborty 表示：“以中介层为例，顶级晶圆厂与 OSAT 厂商对中介层的规则和技术参数定义存在差异，而这些是使用中介层组装芯片的必需条件。目前各厂商采用不同的参数标准与开发范式，若能实现规范化，将极大地推动产业进步。我们正身处一场激动人心的变革之中 —— 从晶圆厂到垂直整合企业的架构师，再到EDA与标准化领域，整个生态系统都在攻克一系列关键问题。尽管变革速度迅猛且涉及面广，但在找到真正适用于3D-IC开发的可扩展解决方案之前，这些探索都是必要的铺垫。”

尽管每项标准都可能带来局部优化，但关键是要形成规模效应。Marvell 公司的 Kuemerle 强调：“英特尔成立 UCIe 联盟时，行业曾寄予厚望，认为凭借芯片间接口标准，小芯片将迎来爆发式增长，但实际进展有限。根源在于，除接口标准外，还需解决测试等诸多复杂问题 —— 必须明确如何让小芯片实现高效通信，以确保测试覆盖的完整性。”

相关标准已进入制定阶段。西门子的Neerkundar 介绍：“回溯至 20 世纪 90 年代，IEEE1149.1 标准定义了芯片与电路板的连接方式，并衍生出边界扫描描述语言（BSDL）。如今，IEEE 1838 标准提出了 PTAP-/STAP 类型机制，规范了如何在 3D-IC 堆叠及 2.5D 封装中应用该机制。其他标准也在同步推进：IEEE 标准 P3405 聚焦互连测试与修复，明确了自主设计产品的技术路径；P1838A 标准从 3D-IC 视角定义了边界扫描接口。”

标准化需求清单仍在持续扩展。Ansys 公司产品经理 Takeo Tomine 举例：“在静电放电（ESD）领域，我们遵循 IEC 61000 标准，该标准涵盖机器模型、人体模型、充电设备模型等电气规范。从芯片到模块再到系统，所有电气人员都需遵循这一指南，晶圆厂也据此制定设计规则手册，确保技术参数符合标准要求。”

标准制定通常会规避行业方向不明确的领域。Cadence 公司的 Bhatnagar 解释：“标准不会定义高度差异化的技术细节。以 UCIe 为例，其未规定通道的具体实现方式 —— 作为创始成员的英特尔拥有嵌入式多芯片互连桥（EMIB）技术，但标准并未强制要求使用特定技术，仅定义了电压传递函数（VTF）、串扰规范等通道特性。我们已看到，部分新开发的通道虽满足标准要求，但其技术实现与最初设想大相径庭。”

仍有一些技术难题在等待破解。NHanced 公司总裁 Robert Patti 指出：“物理接口的标准化面临限制 —— 我们可以定义电源、接地、间距等物理参数，但无法统一电压标准。可在每个微型单元内设计电源环，单元内及层间布置信号线路。就电源等物理要求达成共识具有可行性，但逻辑协议层面，各企业仍坚持自有版本。若要求在两组电路间叠加特定逻辑协议，设计者往往不愿为此增加时间延迟、同步机制、电路成本，更不希望牺牲功耗效率。”

这引出了一个核心矛盾。弗劳恩霍夫的Prautsch 直言：“行业的诉求是制定尽可能统一的标准，同时不接受任何额外开销，这是当前面临的关键挑战。”

与软IP 的发展路径类似，小芯片需要完善的可交付成果体系以实现成功集成。西门子中央工程解决方案总监 Pratyush Kamal 提出疑问：“我们需要何种模型？行业正试图填补巨大的技术鸿沟。台积电开发了 3D Blocks 语言，并尝试在 IEEE 框架内公开；开放计算项目（OCP）也在推进类似工作，但尚未完全定义所有必需内容。以跨越两个芯片的混合信号电路 3D IC 为例，当交付具有物理形态的小芯片时，仍需提供与整个堆叠相关的 SPICE 网表以支持完整仿真。多数情况下，小芯片集成时设计者更关注接口边界，而非内部细节，但部分分析仍需向组装商与封装设计师开放小芯片的完整视图。”

小芯片给组织带来挑战

为迎接基于小芯片的生态系统，企业必须开展组织架构变革。Ansys 公司的 Swinnen 观察到：“多数大型企业已启动相关项目加速 3D-IC 研发，但需要进行组织重组 —— 封装、热管理、可靠性、芯片设计分属不同团队，而 3D-IC 开发要求这些团队在原型阶段就紧密协作。当前企业的组织架构尚未为此做好准备，需要对团队架构与管理职责进行内部调整，以整合必要的专业资源。”

研发流程也必须同步革新。Bhatnagar 强调：“在布局规划阶段，就需考虑将功能分配至多个芯片，层次化划分逻辑正在发生根本性变化 —— 若不提前规划，可能导致无法利用旧工艺节点优势，或面临芯片间超高带宽需求等问题，而这些问题可通过更合理的布局规划与功能划分规避。层次化设计时，必须建立正确的思维逻辑，这将直接影响芯片间数据传输量、发热效率、布局间距及延迟容忍度，唯有通过细致的架构规划，才能将潜在风险降至最低。”

测试环节受到显著影响。Neerkundar 指出：“组装后测试已不可行，必须在组装前确保部件质量 —— 需要在晶圆级别进行测试，这意味着芯片必须具备某种接触机制。尽管堆叠在组件顶部的芯片引脚不会作为封装引脚引出，但在晶圆分选时，仍需通过这些接触机制实现通信。行业将其称为‘牺牲焊盘’，即采用常规 C4 凸块或标准凸块间距用于连接与接触，这些凸块高度高于组装后使用的微凸块。测试需分两步完成：晶圆分选时通过牺牲焊盘与标准凸块测试，组装完成后通过微凸块重新测试。”

行业生态本身也需要组织化协同。Kuemerle 强调：“若想推动特定应用落地，必须凝聚足够多企业的共识 —— 假设八家企业（四家用户与四家开发商）围绕某类 3D 小芯片，在标准组织中用三年时间就占位面积、电源传输、信号引脚、数据速率等细节达成一致，该标准才可能成功落地。内存领域已验证这一模式，其他应用领域亦可效仿。”

工具和流程

当前，异构集成主要由垂直整合企业主导，这有其必然性。Kuemerle 解释：“此类设计面临诸多复杂性，当我们开展基于小芯片或 3D 项目时，需构建专属的完整验证环境。若掌握项目所有输入条件，便可确保实现设计目标及组件间功能协同。尽管有工具正在开发中，但尚无任何工具能实现无缝集成，仍需构建定制化环境以支持并行开发。物理实现环节同样如此：必须反复验证芯片间匹配性，确保基础芯片与中间芯片能为顶层芯片提供所需资源，工具可提供辅助，但仍需实施额外的定制化检查以保障成功。”

当所有组件协同设计时，标准化流程才有构建可能。Rapidus 设计解决方案现场首席技术官 Rozalia Beica 表示：“多芯片集成依赖系统级协同设计，需要热模型、电源模型、互连模型的深度融合。这些模型可实现小芯片、封装、基板的同步设计与集成，确保精准的热管理、电源管理及可靠的芯片间通信。”

当前，这些芯片的设计尚未形成标准流程。NHanced 公司的 Patti 透露：“我们拥有大量从事 3D 设计的客户，他们均采用自主开发模式。虽使用标准工具，但核心环节依赖手工操作 —— 编写脚本、临时制定冗余方案、自主决定部件筛选标准以确保芯片质量。所有操作均基于 EDA 工具，但本质上仍沿用 2D 工具逻辑，且高度依赖机构内部的经验法则。当前 EDA 工具的主要应用场景集中在高性能计算（HPC）复合体与加速器领域，这些领域均聚焦 UCIe 接口，虽形成一定标准化趋势，但客户群体仍相对小众。”

若要进入开放的小芯片经济，必须打破现有产业链的强耦合关系。Synopsys 公司的 Chakraborty 指出：“当整合来自不同供应商的小芯片时，必须开展系统级分析 —— 需要芯片热模型、功耗模型（用于 IR 与 EMIR 分析），以及热机械应力分析模型。这些分析无法在单一芯片级别完成，那么问题来了：当混合匹配不同供应商的芯片与解决方案时，如何实现系统级分析？安全性同样关键，尤其是复用其他供应商的小芯片时，如何确保芯片的安全性与完整性？所有这些要素都必须以可靠的方式整合，缺一不可。”

行业必须明确小芯片供应商的信息披露边界—— 哪些信息必须提供，哪些可以保留。Bhatnagar 表示：“我们已开发出部分模型，可在不泄露凸块下方设计细节的前提下，定义每个凸块的 IR 压降。与任何 IP 一样，企业始终担心模型泄露核心技术，同时要求模型具备足够精度。初期，企业将在封闭生态系统内合作，依赖合作伙伴的技术信任，将模型用于既定用途。随着模型成熟，其将在细节精度与技术保密之间找到平衡 —— 正如供需关系原理，模型生成与消费将同步发展。这正是我认为小芯片市场不会在 3 到 5 年内成型的原因：并非企业缺乏技术能力，而是生态系统的信任构建需要时间沉淀。”

目前，行业尚未形成必要文件与模型的完整清单。Prautsch 坦言：“我们正在梳理工具与接口文件格式清单，即便如此，仍需不断发现合作伙伴间设计交付时可能出现的挑战。核心矛盾在于接口兼容性，封装设计公司与芯片设计公司必须深度审视彼此的设计领域，建立跨领域协同框架。”

变革虽慢，但正在汇聚势能。Neerkundar 总结：“不能孤立看待工具或标准的发展，二者必须协同演进 —— 需要标准化体系与支撑标准落地的工具链。唯有如此，行业才能真正实现‘设计小芯片、采购小芯片、独立于供应商完成组装，并制造独特产品’的目标。如今，我们尚未抵达终点，但前进的方向已然清晰。”