AMD "Strix Halo" 处理器芯片结构确认：引入新型互联，保留3D缓存接口

华硕电脑有限公司中国区总经理俞元麟分享了两位B站用户关于AMD 锐龙 AI Max+ 395 "Strix Halo" 处理器芯片结构分析。

AMD 在锐龙 AI Max+ 395 上采用了两颗 4nm 制程 CCD 芯片（每颗面积 67.07mm(2)）和一颗同样也是台积电 4nm 的 IOD 芯片（面积 307.584mm(2)），其中后者内含 20WGP 的超大规模核显。

其中在 CCD 部分，AMD 大体上复用了桌面端锐龙 9000 "Granite Ridge" 处理器的 CCD 核心区域 IP 设计，因此 "Strix Halo" 芯片保留了用于 3D V-Cache 集成的 TSV 接口引脚。

不过，AMD 调整了 CCD 的边缘 I/O，由基于 SerDes 的互联改为了水平扇出封装，这意味着 "Strix Halo" 所用 CCD 在纵向上缩短了 0.34mm，互联区域面积缩小了 42.3%。

而在 IOD 部分，其中间区域自然是分为两簇的大型 RDNA 3.5 核显，左右稍微靠外部分则是两片 16MiB 的 MALL Cache，来到边缘位置则是一共 8 组、合计 256bit 的 DRAM 内存接口。

"Strix Halo" IOD 下方则分布了 NPU、媒体引擎、PCIe 接口在内的一系列其它电路。