台积电2nm良率提升6%，为客户节省“数十亿美元”

台积电将于2025年下半年开始使用其N2（2nm级）制造工艺大规模生产半导体，目前该公司正在尽最大努力完善该技术，降低可变性和缺陷密度，从而提高良率。正如台积电的一名员工最近所说，该团队已成功将测试芯片的良率提高6%，为公司客户“节省数十亿美元”。

这位自称Dr. Kim的台积电员工并未透露该代工厂是否提高SRAM测试芯片或逻辑测试芯片的良率。考虑到台积电将于明年1月开始提供2nm技术的多项目晶圆服务，因此台积电不太可能提高最终将以2nm制造的实际芯片原型的良率。

提高SRAM和逻辑测试芯片的良率确实非常重要，因为最终，它可以为客户节省大量成本，客户支付晶圆费用，从而受益于更高的良率。

台积电的N2将是该公司首个使用全栅（GAA）纳米片晶体管的制造工艺，该工艺有望大幅降低功耗、提高性能和晶体管密度。特别是，台积电的GAA纳米片晶体管不仅比3nm FinFET晶体管小，而且通过提供改进的静电控制和减少泄漏，在不影响性能的情况下实现更小的高密度SRAM位单元。它们的设计增强了阈值电压调节，确保可靠的操作，并允许进一步小型化逻辑晶体管和SRAM单元。然而，台积电必须学习如何以可观的良率生产全新的晶体管。

据预测，使用N2制造的芯片在相同晶体管数量和频率下比在N3E节点上制造的芯片功耗降低25%~30%，在相同晶体管数量和功率下性能提升10%~15%，在保持与N3E上制造的半导体相同速度和功率的情况下晶体管密度提高15%。

台积电预计将在2025年下半年某个时候（很可能在2025年底）开始在其N2工艺上量产芯片。为此，台积电将有充足的时间来提高产量并降低缺陷密度。

前不久，台积电高雄2nm新厂刚刚举行了设备进机典礼，比预期提前了半年以上。值得注意的是，尽管2nm芯片还未量产，但首批产能已被苹果预定。苹果计划采用台积电2nm工艺为其iPhone 17 Pro和17 Pro Max打造芯片，而iPhone 17 Air则可能继续采用3nm家族制程。此外，英特尔的Nova Lake平台也将采用台积电2nm工艺，但预计要到2026年才能排上队。

“3nm”与“2nm”之间的跨越不仅在于数字的变化，更象征着半导体行业技术的巨大飞跃。随着制程技术的不断提升，芯片内部的晶体管尺寸正在减小，这使得在同一晶圆上可以集成更多的功能组件，从而显著提升芯片的运算速度与能效比。

在近期台积电公开的关于先进制程的信息中可以看到，台积电不仅正在布局2nm，甚至已经开展1.6nm（A16）的相关工作。

A16工艺将结合台积电的超级电轨架构，即背部供电技术。这可以释放出更多的布局空间，提升逻辑密度和效能，适用于具有复杂信号及密集供电网络的高性能计算产品。与N2P工艺相比，A16在相同工作电压下速度快了8-10%，或在相同速度下功耗降低15-20%，同时密度提高至原来的1.1倍。

台积电设计解决方案探索和技术基准测试部门总监Ken Wang表示，从架构上讲，A16晶体管与N2晶体管相似。这简化了从N2迁移到该工艺技术的过程。

“从N2P到A16的逻辑布局迁移实际上非常简单，因为单元结构和大多数布局模式都完全相同，”Ken Wang说。“因此，除了保持相同的正面结构外，A16的优点还在于它继承了N2设备宽度调制的NanoFlex功能，以实现最大驱动强度。”

台积电的超级电源轨通过专门的接触器将背面供电网络直接连接到每个晶体管的源极和漏极，从而最大限度地缩短了导线长度和电阻，以最大限度地提高性能和功率效率。从生产角度来看，这种实现是最复杂的BSPDN设计之一，其复杂性超过英特尔的PowerVia。

值得注意的是，A16工艺未出先火，已经获得多方预定。此前有消息称，OpenAI将采用台积电最先进A16工艺制程，即1.6nm定制芯片，专为Sora打造。根据规划，OpenAI的ASIC芯片预计将陆续在台积电3纳米和后续A16制程中投片生产。

作为目前披露的最先进制程，A16也是台积电迈向埃米级的第一步，预计2026年下半年开始量产，2027年上市。相比之下，英特尔和三星的同级别工艺——14A和SF 1.4，预计要到2027年才能量产。

而且不同于英特尔，台积电曾表示，ASML最新的High-NA EUV光刻机并不是生产A16工艺芯片所必需的。据悉，High-NA EUV光刻机每台的成本达3.8亿美元以上。