小芯片互连UCIe2.0规范发布

日前UCIe联盟宣布，发布UCIe 2.0规范。其增加了对可管理性标准化系统架构的支持，并从整体上解决了SIP生命周期中从排序到现场管理的多个小芯片的可测试性、可管理性和调试（DFx）的设计挑战。

UCIe联盟表示，UCIe 2.0规范导入了可选的可管理性特性和UCIe DFx架构（UDA），其中包括每个芯片内用于测试、遥测和调试功能的管理结构，达到了与供应商无关的芯片互操作性，成为SIP管理和DFx操作提供了灵活统一的方法。

另外，UCIe 2.0规范还支持了3D封装，与2D/2.5D封装相较，可提供更高的带宽密度和更高的能效。同时还针对混合键合进行了优化，具有凸点间距功能，凸点间距可大至 10~25 微米，小至 1 微米或更小，以提供灵活性和可扩展性。

UCIe联盟释出的 UCIe 2.0 规范的要点，首先是为任何具有多个小芯片的系统级封装 （SiP） 结构的可管理性、调试和测试提供全面支持。其次是支持3D封装，可显著提高带宽密度和电源效率。第三是改进的系统级解决方案，其可管理性定义为芯片堆叠的一部分。再来则是针对互操作性和一致性测试的优化封装设计。最后，UCIe 2.0规范可完全向下兼容UCIe 1.1和UCIe 1.0。

2022 年 3 月，AMD、Arm、Google Cloud、英特尔、Meta、微软、高通、三星、台积电、阿里巴巴等企业共同宣布建立 UCIe 联盟，以打造小芯片生态系统，订定小芯片互联标准规范。 而 UCIe 全名是 Universal 小芯片 Interconnect Express，就是通用小芯片互连通道，这是一种开放的行业标准，目的在封装级别建立互连。

UCIe联盟是希望可以建立一个芯片到芯片的互联标准，并培育一个开放的小芯片生态系统，以满足客户对可定制的封装级整合的需求，连接来自多个供应商的芯片。在最早的 UCIe 1.0里，涵盖了芯片到芯片之间的 I/O 物理层、协议和软件堆叠等，并利用了 PCI Express（PCIe） 和 Compute Express Link（CXL） 两种高速互连标准。而2023年发布的UCIe 1.1规范里，进一步纳进了针对汽车应用的增强功能。

小芯片技术作为一种新兴的解决方案，正引起业界广泛关注。

小芯片技术可以提高芯片设计的灵活性：传统的单芯片设计限制了芯片的规模和复杂性。小芯片技术通过将芯片分解为多个功能独立的芯片模块，可以实现更高的设计灵活性。每个小芯片可以专注于特定的功能，提高设计效率，并且可以根据需要进行组合和定制。

使用小芯片技术，不同的芯片模块可以在不同的制造工艺下独立制造。这样可以利用最新的制造技术和工艺，提高生产效率，并降低成本。同时，可以避免整个芯片因为某个模块的故障而报废，提高了芯片的可靠性和可维护性。

小芯片技术的应用促进了产业间的合作与创新。不同的芯片模块可以由不同的制造商开发和生产，从而加强了合作关系。这种合作可以推动技术的交叉融合，加速创新的速度，并为市场带来更多样化的产品选择。

不过目前，小芯片技术也有着诸多困难仍需克服。

比如：小芯片之间的通信和集成是小芯片技术面临的主要挑战之一。有效地连接和通信各个小芯片需要解决高速数据传输、功耗、时钟同步等问题。同时，实现高度集成也需要克服封装、散热和可靠性等方面的技术难题。小芯片技术引入了更多的设计复杂性。芯片的分割和连接需要考虑多个模块之间的接口和互连，这要求设计师具备更高水平的设计技能。此外，芯片的测试和验证也面临更大的挑战，需要开发更先进的测试和验证方法。UCIe 2.0便是对这一难题的应答。

小芯片技术的未来发展趋势

高速和低功耗通信技术的发展：为了解决通信和集成问题，未来将出现更高速、更低功耗的通信技术。例如，光互联技术可以提供更大带宽和更低功耗的芯片间通信方案。此外，集成在芯片内部的通信解决方案也将得到改进和优化。

芯片封装和散热技术的创新：芯片封装和散热技术的创新对于实现高度集成的小芯片技术至关重要。未来将出现更先进的封装技术，如三维封装和集成散热方案，以满足芯片高性能和高可靠性的要求。

跨领域合作与创新的加强：小芯片技术将促进不同领域的合作与创新。芯片制造商、设计公司、系统集成商等将更紧密地合作，共同推动技术的发展。跨领域的合作可以产生更多创新的解决方案，推动芯片技术在人工智能、物联网、汽车等领域的应用。