Cadence：UCIe 与先进 Chiplets 架构

随着定制芯片成本上升和AI需求增长，传统单一芯片设计已不再能满足市场多样化需求，而采用模块化Chiplets设计成为了一种趋势。这种设计方式可以优化性能、功耗并降低成本，同时允许设计师根据具体应用需求选择最合适的芯片节点组合。然而，在无标准Chiplets接口时代，每个Chiplets都需要独立设计接口，这不仅消耗大量资源而且延长了上市时间。因此，标准化Chiplets接口成为了推动行业发展关键因素，它能够促进Chiplets的重用，加快设计速度，并提高质量。

基于 Chiplets 设计的高压缩比SRAM模块

文章略长，对于想了解UCIe 的朋友来说，可能不是直击痒处，通过具体的案例和落地方向来介绍SoC 多Die应用场景。

Chiplets 中的UCIe 创新

本文档由Alphawave Semi公司提供，主要介绍了其在高性能计算和人工智能（AI）应用领域采用的创新技术与解决方案。

DapuStor：LMB 扩展 PCIe设备内存容量

本文档主要探讨了PCIe设备内存短缺的问题以及解决该问题的一种可能方案——CXL（Compute Express Link）链接的内存缓冲器（LMB）。

Marvell：数据管道与高性能SSD

过去两年，业界对AI 训练场景异常关注，随着热度不断降低，重新回顾AI整个数据生产流，前端的数据处理平台作为训练的数据源，其处理效率和准确性是后向操作的关键，应该更加关注大数据平台的长期建设和维护。

AsteraLabs：PCIe 长距离跨节点传输方案

AI模型持续扩展：