quartus（intel FPGA)的自带第三方验证工具仿真说明文档，有一定的步骤意义，但是实际操作demo工程的时候还是有一些问题，需要稍微修改下demo的脚本和顶层即可（然后自己的验证平台就可以参考OK的demo环境，合入到自己的验证平台中）。

如果有需要用到Agilex器件的vcs仿真，以下内容可能会帮到你。

直接拿intel Agilex器件的demo例子实操。需要修改一些内容，如下：

打开quartus:

使用默认（选择对应器件，这里选Agilex 7的device型号）example 工程编译&运行：

需要额外点开qsys_top，然后选择sim>vcs&vcsmx 产生各个IP的sim及vcs_setup.sh脚本。(如果不进行generate，后期运行仿真的时候，会报找不到调用IP/vcs_setup.tcl文件)

cd agilex7_proj/hw_m/qsys_top/sim/synopsys/vcs

sh vcs_setup.sh

（注意：vcs_setup.sh会source ../common/vcs_setup.tcl,然后这个文件会再source各个ip/sim/vcs/vcs_setup.tcl）

另外出现如下的问题：

---- 解决----

在vcs_setup.sh中添加echo打印编译变量的信息，把run_vcs也添加了“-l vcs_compile.log”，然后打印echo “$run_vcs”. 可以知道当前的编译没有添加-full64 ,然后再ELAB_OPTIONS中添加即可运行。

然后

cd agilex7_proj/hw_m/qsys_top/sim/synopsys/vcs

sh vcs_setup.sh

编译仿真结束，但是没有波形。

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如果想添加fsdb波形，

1.原来的顶层是逻辑的顶层，需要在外面再包一层，输入时钟和dump wave to fsdb.

原来的逻辑顶层qsys_top：

test_top.sv

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如果使用默认的VCD波形格式，可以考虑quartus自带的命令运行。

sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS="" USER_DEFINED_ELAB_OPTIONS="-xlrm\ uniq_prior_final" USER_DEFINED_SIM_OPTIONS=""

Note: If you have already generated a simv executable in noninteractive mode, delete the simv and simv.diadir.

1.Open the vcs_setup.sh file and add a debug option to the VCS command: vcs -debug_access+r

2.Compile the design example : sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS="- xlrm\ uniq_prior_final" SKIP_SIM=1

3.Start the simulation in interactive mode : simv -gui &

Cycle-Accurate NoC Simulation：

change it to USER_DEFINED_ELAB_OPTIONS="+define+PERFORMANCE_ACC_NOC_SIM_MODEL_AGILEX".

参考：

https://www.intel.com/content/www/us/en/docs/programmable/772632/25-1/running-simulation.html

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