DP接口：概念

DP协议：框架

DP协议：Link层（一）

DP协议：Link层（二）

引言

DisplayPort物理层规定了上游设备（例如DisplayPort源或分支设备的AV输出端口）和下游设备（例如DisplayPort接收器或分支设备的AV输入端口）之间直接连接的物理属性。

它将数据传输的电气规范从DisplayPort链路层解耦，从而允许链路层具体设计增强的模块化，并且也允许未来传输媒体类型的变化，比如使用混合设备。物理层进一步被细分为逻辑和电气功能子块，如图所示。

物理层（PHY）功能

1 热插拔检测

物理层能检测到设备是不是刚插上或拔掉了，然后告诉上面的层级（比如软件）这个变化。

逻辑部分：就是告诉上面的层级设备***上了或拔掉了。
电气部分：实际检测这个插拔动作。

2 AUX通道

物理层还有一个半双工的双向通道，叫AUX通道，可以用来配置、维护链路，还能访问EDID（显示器的身份信息）。这个通道可以用1Mbps的Manchester-II编码，或者用更快的720Mbps的FAUX编码（基于IBM/ANSI 8B10B编码），但支持FAUX编码是可选的。

逻辑部分：支持编码方式，处理开始和停止信号，确保数据的正确编码和解码。
电气部分：由一对差分信号组成，两边都有驱动器和接收器，可以双向通信。

3 主链路

物理层还有一个单向的主链路，用来传输视频和音频数据。

逻辑部分：对数据进行处理，比如扰乱、解扰、编码、解码、串行化和反串行化，还要进行链路训练，监控链路状态，并根据需要调整参数。
电气部分：由多达四对差分信号组成，传输器负责发送数据，接收器接收数据，并用CDR（时钟和数据恢复）电路提取数据。

链路层与物理层之间的“沟通”信号

1 热插拔检测

当有新设备插上或拔掉时，物理层会告诉链路层。但链路层自己还要确保这个“插拔”动作是真的，不是偶然的抖动，所以链路层有个专门的定时器来做这件事。

2 AUX通道

AUX通道的接口信号必须由8位数据信号加上1位控制信号组成。控制信号用于指示AUX CH事务的开始或停止。使用1位控制信号来指示开始/停止条件是特定于实现的，并且不在本标准中涵盖。换句话说AUX通道是两者之间的一个“小秘书”，用来传递一些配置或维护的信息。它传递的信息是由8个数据“小助手”加上1个控制“小助手”组成的。这个控制“小助手”就像是个开关，告诉链路层AUX通道是要开始工作还是结束了。但这个开关怎么用，标准里没说，每个厂家可能都不一样。

3 主链路

主链路的接口信号由每个主链路通道的8位数据信号加上1位控制信号组成。控制信号用于特殊符号，如BS（空白开始）和BE（空白结束），用于对等时数据流进行帧定界。1位控制信号的使用是特定于实现的，并且不在本标准中涵盖。

简单来说，这部分内容就是讲链路层和物理层之间怎么配合工作，确保数据能准确无误地传输。

PHY-媒体接口信号

本节总结了物理层和链路媒体之间的接口信号，包括PCB、连接器和电缆。（对于某些链路配置，如芯片到芯片连接，连接器和电缆可能不存在。）

1 DP_PWR / DP_PWR_RETURN

DisplayPort源、接收器或本地供电分支设备必须在板对板DisplayPort连接器的DP_PWR引脚上提供电源。电源只能由直接连接到源、接收器或本地供电分支设备的设备使用。换句话说，DP_PWR消费设备不得级联。

2 热插拔检测

一个信号（HPD）被设备（上游设备）用来检测其下游端口是否已连接到另一个设备（下游设备）。HPD的实现对于嵌入式链路配置是可选的。在上游和下游设备中至少必须有“微量功率”存在，才能检测到热插拔事件。

下游设备在断言（驱动高）HPD信号时必须准备好进行AUX CH事务。即使在节能模式下（见第5.2.5节），保持其HPD信号断言的下游设备必须能够检测到AUX CH差分信号输入的存在。下游设备必须在检测到差分信号后的1ms内退出节能模式。

3 AUX通道

AUX通道由一对差分信号（AUX-CH+和AUX-CH-）组成。在上游设备和下游设备中至少必须有“微量功率”存在，AUX通道才能正常工作。支持上游设备检测的下游设备（一个可选功能）必须监控AUX CH线路之间的直流电压，这些线路位于AC耦合电容器和其上游连接器之间。

4 主链路

主链路由多达四对差分信号（主链路通道0+、主链路0-、主链路通道1+、主链路通道1-等）组成。上游设备和下游设备都必须完全供电，主链路才能正常工作。

电气信号定义

1 差分电压的定义

差分信号由两个导体之间的电压差定义。在本标准中，差分信号或差分对包括正导体上的电压VD+和负导体上的电压VD-。差分电压（VDIFF）定义为正负导体电压之差（VDIFF = VD+ − VD-），如图所示。

共模电压（VCM）定义为同一差分对上的平均或中值电压（VCM = [VD+ + VD-]/2）。

本标准中的电气规范经常引用峰峰值或峰值测量，这些由以下方程定义：

对称差分摆动

VDIFFp-p = (2 * max |VD+ − VD-|)

不对称差分摆动

VDIFFp-p = (max |VD+ − VD-|VD+ > VD-} + maxVD+ − VD-| {VD+ < VD-)

共模电压

VCMp = (max |VD+ + VD-| / 2) 定义方程只产生一个数值（规范表中的数值），不适合绘制波形图。

白话一刻

对称差分摆动（Symmetric Differential Swing）

对称差分摆动是指差分信号在正负两个方向上的摆动幅度是相同的。这里的“摆动”是指信号从它的一个极端值变化到另一个极端值的过程。

定义方程：VDIFFp-p = (2 * max |VD+ − VD-|)

VDIFFp-p 是差分信号的峰峰值（Peak-to-Peak），即信号的最大正值与最大负值之间的差值。
VD+ 和 VD- 分别代表差分对中正端和负端的电压。
max |VD+ − VD-| 表示差分电压的绝对值的最大值。
因为是对称的，所以只需要取一个方向的最大值，然后乘以2。

不对称差分摆动（Asymmetric Differential Swing）

不对称差分摆动是指差分信号在正负两个方向上的摆动幅度是不同的。

定义方程：VDIFFp-p = (max |VD+ − VD-|VD+ > VD-} + maxVD+ − VD-| {VD+ < VD-)

这里的方程考虑了差分信号在两个方向上的不同摆动幅度。
{VD+ > VD-} 表示当VD+大于VD-时的差分电压的绝对值。
{VD+ < VD-} 表示当VD+小于VD-时的差分电压的绝对值。
将这两个方向的最大摆动幅度相加，得到差分信号的峰峰值。

共模电压（Common-Mode Voltage）

共模电压是指差分对上两个导体相对于地的平均电压。

定义方程：VCMp = (max |VD+ + VD-| / 2)

注意：这里的方程可能有些误导，因为通常共模电压（VCM）不需要取绝对值后再求平均，而是直接求平均。即 VCM = (VD+ + VD-) / 2。
VCMp 在这里可能表示的是共模电压的峰值（Peak），但通常我们不会这样表示，而是直接表示共模电压VCM。
为了简化理解，我们可以认为VCM就是差分对上两个电压的平均值。
需要注意的是，定义方程中的“max”可能是为了强调在特定条件下（如最坏情况）的共模电压值，但在一般情况下，我们直接计算平均电压即可。

差分电压（Differential Voltage）

差分电压是指差分对上两个导体之间的电压差。

定义：VDIFF = VD+ − VD-

它是衡量差分信号大小的关键参数。
在数字通信中，差分电压的大小通常用于确定信号的逻辑状态（如高电平或低电平）。

共模电压（Common-Mode Voltage，再次提及以强调区别）

（与上述定义相同，但为了完整性再次提及）

共模电压是指差分对上两个导体相对于地的平均电压，它反映了差分对受环境噪声影响的程度。

强调：在差分信号传输中，共模电压通常是不希望有的，因为它会增加噪声并可能降低信号的完整性。因此，在设计差分电路时，需要尽量减小共模电压的影响。

2 电压摆动和预强调

DisplayPort主链路和AUX通道的发射器规范允许四种差分峰峰电压摆动水平、四种预强调（Post Cursor1）水平和四种Post Cursor2水平。Post Cursor 2是可选的，并且只适用于在HBR2下运行的主链路。某些电压摆动水平和预强调水平的组合产生的差分峰峰电压超出允许范围，因此是不允许的。表列出了允许的电压摆动和预强调水平的组合。

表：允许的Vdiff_pp - 预强调组合

预强调水平	0	1	2	3
电压摆动水平 0	必需	必需	必需	可选
电压摆动水平 1	必需	必需	必需	不允许
电压摆动水平 2	必需	必需	不允许	不允许
电压摆动水平 3	可选	不允许	不允许	不允许

注意：在本标准中，预强调定义为20乘以峰值幅度比率的对数（20.log(VDIFF-PRE / VDIFF)），当禁用Pre-emphasis Post Cursor2（水平0）时。

图3-18显示了预强调的一个例子。当连续传输相反值的单个比特时，所有连续的比特转换必须预强调到VDIFF_PRE的电压摆动。

VDIFF-PRE_v_p的标记用于表示在电压水平v和预强调水平p下测量的VDIFF-PRE（即在转换比特上测量的电压），禁用预强调后游标2。VDIFF_v_p的标记用于表示在电压水平v和预强调水平p下测量的VDIFF（即在非转换比特上测量的电压），禁用预强调后游标2。TBIT表示传输单个比特所需的时间。

VDIFF-PRE_2_0和VDIFF_2_0的值被测量并用作所有其他VDIFF-PRE_v_p和VDIFF_v_p值要求的基线。

3 可选的第二游标行为

DisplayPort主链路的发射器规范除了四种差分峰峰电压摆动水平和四种预强调（Post Cursor1）水平外，还允许四种Post Cursor2水平。Post Cursor 2是可选的，并且仅适用于在HBR2下运行的主链路。

预强调可以通过前馈均衡器（FFE）模型来描述，如图所示。输入信号x(n)通过1UI的延迟单元，并由tap系数b0/b1/b2缩放。输出信号y(n)是由各个tap的总和生成的，代表DisplayPort发射器发送的信号波形。

规范化的主游标、后游标1和后游标2的tap系数必须满足以下条件：

表2列出了推荐的后游标tap系数。tap系数已规范化为1。支持预强调水平3和后游标2水平0/1/2/3是可选的。

表2：后游标Tap系数（仅供参考）

预强调设置	后游标后游标2水平	主游标	后游标1	后游标2
0	0	1	0	0
0	1	0.95	0	0.05
0	2	0.90	0	0.10
0	3	0.85	0	0.15
1	0	0.835	-0.165	0
1	1	0.785	-0.165	0.05
1	2	0.735	-0.165	0.10
1	3	0.685	-0.165	0.15
2	0	0.75	-0.25	0
2	1	0.70	-0.25	0.05
2	2	0.65	-0.25	0.10
2	3	0.60	-0.25	0.15
3	0	0.67	-0.33	0
3	1	0.62	-0.33	0.05
3	2	0.57	-0.33	0.10
3	3	0.52	-0.33	0.15

后游标2，如本文中所用，定义为[ 20log(1-2*P2) ]，其中P2等于规范化的后游标2 tap系数。

图显示了带有后游标2的预强调示例。当连续传输相反值的单个比特时，所有连续的单个比特必须被预强调到VDIFF_PRE的电压摆动。

后游标2水平完全独立于预强调（后游标1）水平，并且后游标2水平可以应用于所有允许的电压摆动和预强调水平的组合。

这些定义和规范确保了DisplayPort在电气层面的兼容性和性能，特别是在高速数据传输和信号完整性方面。

加扰（Scrambling）

在数据传输时，为了减少电磁干扰（就像减少电视画面上的雪花干扰），我们会在数据发送前进行一种处理，叫做加扰。想象一下，你在写信时故意把字母的顺序打乱，让别人不容易读懂，这就是加扰。接收数据时，我们再把这个顺序恢复回来，这叫做解扰。

加扰的好处是可以让数据的“声音”不那么突出，减少电磁干扰，大约能让这种干扰的声音降低7分贝（就像让电视画面的雪花变少）。

每个数据传输的通道，不管是主要的还是辅助的，都会单独进行加扰和解扰。每个通道都使用一个叫做16位内部线性反馈移位寄存器（LFSR）的工具来处理数据。这个LFSR有点像一个神奇的盒子，我们给它一些数据，它会按照一定的规则输出一些新的数据。

当我们想要加扰或解扰一个数据字节时，我们会把LFSR里的最高8位（但顺序是反的）和数据字节进行一种叫做“异或”的操作。这就像是拿着两个数字，如果它们在某一位上不同，那么结果就在那一位上是1，否则是0。

在数据传输的过程中，每隔一段时间（比如每512个数据块），我们会发送一个特殊的信号（SR），这个信号会让LFSR回到一个特定的状态（比如FFFFh），就像是把神奇的盒子重置一下。这样做是为了确保数据的连续性。

主链路数据在ANSI 8B/10B编码前进行加扰，以减少电磁干扰（EMI）。在接收端，在ANSI 8B/10B解码后进行解扰。使用加扰技术应该能够使峰值谱降低大约7dB。

每个主链路通道和使用FAUX交易的AUX通道都独立进行加扰和解扰，每个通道都使用一个16位的内部线性反馈移位寄存器（LFSR）：

• G(X) = X^16 + X^5 + X^4 + X^3 + 1

每个数据字节都使用LFSR最高有效8位的逆序位进行加扰/解扰：

{D'[7], D'[6], D'[5], D'[4], D'[3], D'[2], D'[1], D'[0]} = {D[7], D[6], D[5], D[4], D[3], D[2], D[1], D[0]} ^ {LFSR[8], LFSR[9], LFSR[10], LFSR[11], LFSR[12], LFSR[13], LFSR[14], LFSR[15]}

在单流模式下，上游端口必须将每第512个BS符号替换为SR或CPSR符号（基本帧结构），或者每第512个BS BF BF BS或BS CP CP BS符号序列替换为SR BF BF SR或SR CP CP SR符号序列（增强帧结构）。在多流模式下，上游端口必须每1024个多流数据包传输一个SR符号作为MTPH（因此每65536个符号传输一个SR）。SR符号或SR BF BF SR或SR CP CP SR符号序列用于将LFSR重置为FFFFh（或者对于eDP备用加扰种子为FFFEh），以便在加扰器重置后的第一个数据字节使用0xFF进行加扰，然后LFSR前进包含0xE817（或者对于eDP备用加扰种子为0xE917）。

加扰规则必须如下：

LFSR在所有符号上前进，包括数据符号（D）和特殊符号（K）。
特殊符号（K）不进行加扰。
数据符号，包括“填充数据”，都进行加扰。填充数据在加扰前通常为零。
多流索引控制符号在编码为特殊符号（K）之前进行加扰。

在链路训练和恢复链路时钟质量测量期间必须禁用加扰。

接收器应实现适当的鲁棒性，以确保生成虚假SR符号的比特错误不会导致解扰器LFSR重置。

符号编码和序列化/反序列化

DisplayPort接口使用了一种叫做ANSI 8B/10B的编码方式，这种方式可以让数据传输时更稳定，同时让接收端能更容易地跟上数据的节奏。

DisplayPort接口使用ANSI标准的8B/10B作为其信道编码方案，以实现符号级别的直流平衡，并为接收器端的链路时钟相位跟踪提供高转换密度。使用此方案，8位数据字符被视为三个比特和五个比特，分别映射到一个4比特的代码组和一个6比特的代码组。

控制比特与数据字符结合使用，以确定何时编码8B/10B传输代码中的一个特殊符号。这些代码组被连接起来形成一个10比特的符号。如图所示，ABCDE映射到abcdei，FGH映射到fghj。

编码后，ANSI 8B/10B符号被序列化，以便最低有效位（lsb）首先传输，最高有效位（msb）最后传输。

编码完成后，这些10位的符号会排队等待发送，但是发送的时候有个规矩：先从最不重要的一位（就像灯泡串里最左边的一个）开始发，最后发最重要的一位（最右边的一个）。

这种编码方式和发送规矩都写在ANSI X3.230-1994和802.3z的标准里。

阅读原文：https://mp.weixin.qq.com/s/g1U7kKwnA9zoFCZ-uZioRQ

DP协议：PHY层