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在当今数字化时代，计算技术飞速发展，对数据处理和存储提出了更高要求。Compute Express Link（CXL）作为一种开放的行业标准互连协议，在解决传统互连技术面临的挑战方面发挥着重要作用。

本文将深入探讨CXL的背景、技术细节、实现方式以及对计算领域的影响和未来发展方向。

Part 1

CXL的背景和设计选择

计算需求的增长和传统技术的局限，随着计算需求的增加，传统互连技术如PCIe和DDR逐渐显得力不从心。例如：

● PCIe设备对系统内存的非相干访问限制了其性能。

● DDR内存在满足内存容量和带宽需求方面增长缓慢，限制了内存的扩展。

● 数据中心中资源耦合紧密导致资源闲置和浪费问题。

CXL由Intel等公司发起，旨在解决这些挑战。CXL采用不对称的方法实现相干性、向后兼容性和开放性，以促进多样化和开放的生态系统发展。CXL利用PCIe的物理层，确保与PCIe的向后兼容和互操作性，降低了技术的进入门槛。

● CXL 1.1协议：CXL 1.1引入相干性和内存语义，使设备能够高效处理共享数据结构，支持内存带宽和容量的扩展。

CXL的三种设备类型

◎ Type 1：如智能NIC等加速器，使用相干性语义和PCIe风格的DMA传输。

◎ Type 2：如GPU和FPGA等加速器，具有本地内存，可将部分内存映射到系统内存。

◎ Type 3：用于内存带宽和容量扩展。

● CXL 2.0协议：CXL 2.0实现资源池化，允许在不同主机之间动态分配资源，解决资源闲置问题。主要增强功能：

◎ 热插拔：支持标准的PCIe热插拔机制。

◎ 内存和设备池化：通过CXL Fabric Manager实现池管理，动态分配和配置资源。

◎ 主机软件支持：系统固件和操作系统在启动和运行时枚举和配置CXL资源。

● CXL 3.0协议：CXL 3.0进一步扩展资源池化，支持大规模分布式系统，以实现更低的延迟和更高的带宽。

新增功能

◎ 64.0 GT/s数据率：使用256字节的Flit，优化带宽和延迟。

◎ 无序I/O（UIO）和反向失效（BI）：支持点对点通信和大内存映射。

◎ 端口基础路由（PBR）：实现到4096个端点的扩展和非树网络拓扑。

Part 2

CXL的实现和性能

CXL需要CPU和设备的支持，目前Intel、AMD和ARM等公司的部分CPU已支持CXL。同时，Synopsys、Cadence、Samsung等众多设备和IP厂商也展示了对CXL的支持。

以Intel为例，CXL 1.1在空闲系统中的往返总延迟为21-25 ns，加上15 ns的飞行时间和57 ns的端到端延迟，达到了CXL规范中的目标延迟。

在内存访问延迟方面，CXL.memory在低负载下与远程DDR5访问的延迟相当，随着带宽负载的增加，其延迟曲线的斜率与本地DDR5相似。

对于大规模系统拓扑结构与CXL 3.0及以后的版本，预计CXL开关的往返延迟附加为62-70 ns，各种访问类型和系统配置的估计延迟在不同情况下有所增加。

CXL相比PCIe具有更低的延迟、支持资源池化和硬件相干性等优势，促使I/O设备，特别是加速器和存储设备采用CXL。这将带来显著的性能提升和成本节约。

随着CXL技术的发展，还需要在计算机体系结构、系统和工程等方面继续研究和改进，以降低延迟、扩展CXL的应用范围并提高其可靠性。CXL的未来将集中在进一步优化性能、支持更多设备类型和实现更高效的资源管理。

小结

Compute Express Link（CXL）作为一种开放的行业标准互连协议，在解决传统互连技术面临的挑战方面发挥了重要作用。通过CXL 1.1、2.0和3.0协议的不断发展，CXL在相干性、内存语义、资源池化和大规模系统支持方面取得了显著进步。

随着技术的不断演进，CXL将继续推动计算领域的发展，为未来的计算需求提供强有力的支持。