前言

香山处理器的第二代微架构，南湖微架构，引入了 L3 Cache，可配置多核形态，我们完成流片的是双核版本的南湖。较第一代雁栖湖，设计规模在大幅膨胀，主频也从 1.3GHz 提升到 2GHz。规模化之后对 DFT 设计及物理实现都造成新的挑战，我们的设计方法学也需要与时俱进。

同时南湖微架构的产品化改造（南湖 V2），我们以工业级产品的要求对南湖微架构进行更加细致的验证与优化。产品化改造中核心是 PPA（Performance『性能』、Power『功耗』、Area『面积』），我们在实现更高性能、更低功耗、更小面积上不断地寻求最佳路径。而在定位量产的产品化改造中，DFT（Design For Test）更是一个绕不开的规格，在雁栖湖微架构上，我们已经落实了一版基本的 DFT 方案；在南湖 V2 架构上，我们基于 PPA 对 DFT 方案进行了更加细致地优化。

本文整理出「南湖」的 DFT 设计范例，同样包括了生产测试规格、DFT 设计规格、DFT 设计数据对比及测试数据预期，给各大开发者作一个参考。

1. 生产测试规格

「南湖」是纯数字电路，由时序逻辑、组合逻辑、Memory 组成；设计范例考虑常规 soc 芯片所需要的生产测试规格，若芯片有更高的测试要求（如车规芯片），可自行增加测试规格及对应的电路开发。

南湖生产测试规格

2. DFT 设计规格

「南湖」仍是采用结构化的 DFT，可以通过 EDA 工具快速对 design 插入 DFT 电路以实现敏捷开发；「南湖」较「雁栖湖」DFT 相关电路进行了精细化的调整，「南湖」包含的结构化 DFT 电路如表所示：

南湖 DFT 结构化电路

2.1 雁栖湖和南湖的 DFT 电路对比

南湖相比于雁栖湖，最大的改动是 MBIST 调整为基于 Sharedbus 以减少 Mbist Controller 的数量，edt channel 不再以 pin-muxed 的方式集成，而是通过 SSH（Streaming Scan Hosts）对 edt 进行内部集成，整芯片形成一张 Streaming Scan Network，以下两图展示两代 DFT 电路架构的差异：

雁栖湖的 DFT 电路架构

南湖的 DFT 电路架构

南湖因 SSN 规格的引入，DFT 端口较雁栖湖相比也进行了优化。不变的是南湖还是会通过基于 IEEE1687 协议的 IJTAG 配置网络对 MBIST、EDT、OCC 以及其他 DFT 的静态信号进行控制。dft_se/edt_update 由 SSH(Streaming Scan Hosts) 本地化生成，edt channel 成为了内部连接信号，因此调整 edt 压缩比导致的 edt channel 数发生变化以及增加减少 edt 数量均不再影响模块端口，我们称其为 Real Hierarchical Design。

雁栖湖和南湖的 DFT 新增端口差异如下表所示：

雁栖湖核南湖的 DFT 新增端口差异

2.2 DFT 设计流程

「南湖」微结构设计是基于 chisel 语言开发，Chisel 作为一种全新的高级硬件描述语言，相关的工具链生态还比较薄弱；因此 Chisel 支持编译成 RTL 以兼容传统的芯片开发流程包括综合、DFT 设计以及基于 UVM 框架的验证等等。

Chisel 由编译器编译出来的 RTL，自然也非常利于工具解析，规避掉很多语法识别问题，这个可以更好地支持 DFT RTL Flow；MBIST 等逻辑在 rtl flow 进行，大部分情况下可获得更好的 PPA 指标。设计范例中选取了与综合工具配套的 SCAN 工具，可以在综合环境当中完成 Scan Insert，以应对带物理信息的综合流程。而业界当中也有很多设计采用 DFT Gate Flow，这也是完全没有问题，下图为大致的 DFT 设计流程示意图：

DFT 设计流程

3. DFT 的集成与设计

从「南湖」开始，我们在代码设计中加入了一些 DFT 相关接口，便于开发者实现更加具有竞争力的 DFT 方案。其中 DFT 相关接口包括 ATPG 测试相关接口以及 MBIST 测试相关接口。

开发者在基于南湖微架构实现 DFT 方案的时候，需要清晰地知道相关接口的集成方式，以便保证具体 DFT 设计的正确性且能达到预期覆盖。

3.1 时钟树设计及测试时钟

随着处理器主频不断提高，逻辑规模不断地增大，时钟网络的分布也越来越大、规模不断增加，由此带来芯片时序收敛及功耗优化的压力凸显。「南湖」的时钟树设计上，采取了 H-Tree 的时钟树设计，来降低芯片时钟网络功耗并克服巨大时钟网络分布受片上工艺偏差（OCV，On Chip Variation）影响而带来的时钟偏斜（clock skew），从而加速设计时序收敛。

南湖的时钟树设计

DFT 的时钟网络设计上也进行了修改，一方面来应对 H-Tree/Mesh 的时钟树网络，另一方面是适配新引入的 SSN 规格：

南湖的 DFT 时钟网络设计

其中 CLK_COPY_GEN 与 H-Tree 末端 TAP 点、与 OCC 的连接关系如下图所示：

CLK_COPY_GEN 的电路连接关系

「南湖」主时钟频率为 2GHz，ssn_bus_clk 频率设定为 200MHz，EDT 及模块寄存器 shift 频率设定为 100MHz。

3.2 复位的 DFT 可控处理

南湖采用异步复位、同步撤离的复位电路结构，功能模式仅在低频时钟下进行复位撤离。复位模块在代码设计中加入以下 DFT 可控电路，以便于复位操作及满足 SCAN DRC。后续功能模式将支持高频复位及撤离，复位 dft 可控电路结构也会持续演进。

复位的 DFT 可控处理

其中 dft_mode、scan_mode 由 IJTAG 集成，dft_lgc_rst_n 复位信号加入了测试点处理，以满足 pattern retarget 的规格实现。

3.3 ATPG 接口信号处理

考虑到 ATPG 测试的一些需求，南湖微架构设计中加入与 ATPG 测试相关的 DFT 接口。

以下为 ATPG DFT 信号列表：

南湖 ATPG DFT 信号列表

dft_mode/scan_mode/dft_lgc_rst_n

参考南湖复位的 DFT 可控处理

dftcgen/dft_mcp_hold/dft_l3dataram_clk/dft_l3dataramclk_bypass

L3 Dataram 的时钟门控处理

南湖微架构在 L3 dataram 时钟上进行了分频门控处理，代码设计上对该结构也进行了 DFT 可控处理。

dftcgen 连接的是集成门控的 TE 端，该信号在 scan shift 阶段保证有效，scan capture 阶段由测试点控制打开/关闭，可有效测试门控本身及支持 stuck-at ATPG 的 ram sequential 向量生成。

dft_mcp_hold 可以强制关闭门控以在 at-speed ATPG 的时候阻止 multicycle paths 带来的 X-pollution。

若 STA 约束对 L3 Dataram 的输入设置 hold multicycle，设计范例将 dft_l3dataram_clk 挂载在低频的 OCC 上，利用两个 OCC 之间的 hold multicycle 来实现 L3 Dataram 的 stuck-at ram sequential 向量生成。

dft_ram_hold/dft_ram_bypass/dft_ram_bp_clken

南湖微架构采用基于 sharedbus 的 MBIST 设计方法，EDA 生成的 Mbist Controller 和 sharedbus 接口对接，不再对 Memory 周边插入 MBIST 及支持 ram sequential 的电路处理。因此南湖微架构设计中进行了支持 ram sequential 的信号处理，有 3 个 dft 信号 dft_ram_hold/dft_ram_bypass/dft_ram_bp_clken 送到 sram_array 上。

我们约定在 sram_array 模块中让用户例化真实 SRAM。在例化真实 SRAM 的时候可以参照以下电路自行加入相关 DFT 可控逻辑，其中 mbist_selectOH(~dft_ram_hold) 在 sram_array 中对 sram 的片选钳位处理是必须的，保证 scan shift 的时候 RAM 处于片选无效，而 ram bypass logic 则是可选。

ram bypass logic 的加入可以进一步提高 memory shadow logic 的覆盖率，但也对 memory 周边时序产生负影响，用户可以根据产品的测试需求来权衡。设计范例中对 sram_array 均加入 ram bypass logic 处理。

sram_array 的 DFT 处理

3.4 MBIST 集成与设计

基于南湖微架构中的 Cache 结构，结合对 Memory 测试定位便利性及测试时间的均衡，sharedbus 对 CPU 整系统的 MBIST 总线划分如下：

南湖 MBIST 总线划分

Mbist 总线接口具体层次如下列表所示：

MBIST 总线接口层次

MBIST 总线（绿色部分）在南湖微架构代码中落实
MBIST Controller（蓝色部分）通过 EDA 工具插入与 MBIST 总线对接

DFT 设计范例基于双核版本的南湖微架构，共设计了 8 组 MBIST 总线，对应 8 个 MBIST Controller，相比于雁栖湖，MBIST Controller 大幅减少。

3.4.1 Sharedbus 相关文件配套

Sharedbus 相关文件配套包含描述 MBIST 总线接口到 Memory 映射关系的 csv 格式文件；该文件可以直接文本打开或者通过 excel 打开：

解释 MBIST_L1.csv
MBIST_L2.csv
MBIST_L3S0.csv
MBIST_L3S1.csv
MBIST_L3S2.csv
MBIST_L3S3.csv

Sharedbus 相关文件配套也提供了转换脚本通过 csv 文件转换成主流 EDA 工具的 MBIST 输入件，以实现 MBIST 设计流程的高度自动化：

MbistIntfTcdGen.py –csv MBIST_L1.csv
MbistIntfBuscfgGen.py –csv MBIST_L1.csv

3.4.2 L3 Dataram 的读写 Latency

南湖 L3 cache 中的 BankData RAM/DataEcc RAM 工作在分频时钟下，Mbist 测试模式通过 mbist_readen/mbist_writeen 进行门控控制，电路结构如下：

L3 Dataram 的时钟门控处理

MBIST Controller 对 mbist_readen/mbist_writeen 进行隔拍发送。

L3 Dataram 的 MBIST 读写时序如下图波形所示：

二分频的 sharedbus 读写时序

从 MBIST Controller 发起读使能开始，控制器需要过多少拍之后才去采集有效的 mbist_outdata，这里涉及到 Read Total Cycles 的计算。下图展示了 Read Total Cycles 的构成：

Read Total Cycles 计算

3.4.3 超大宽度 Logical Memory 的 mbist_selectOH 处理

sharedbus 总线为了控制面积，mbist_data 宽度最高限制在 256，不过设计当中有一些 Logical Memory 的数据宽度超过了 256（如 PTW_L3_RAM 宽度达到 1380）；

在 sharedbus 设计对这类 Logical Memory 进行拆分，使用 mbist_selectOH 信号进行 Mbistarray 区分；sharedbus 设计中有以下电路将 mbist_selectOH 信号送到 sram_array 上：

超大宽度 Logical Memory 的 mbist_selectOH 处理

mbist_selectOH 功能模式下默认值为全 1。
在 sram_array 中是实例化 SRAM 同时，使用 mbist_selectOH 对 Memory 写使能/片选进行与门钳位。
mbist_selectOH 信号也被复用为（~dft_ram_hold）

3.4.4 Memory Repair

设计范例中 L3 Slice 中的 BankData RAM 和 DataEcc RAM 均使能了 Redundancy，DFT 对存在 Redundancy 的 SRAM 进行 MBISR(Memory Built-In Self-Repair) 电路设计以谋求在量产测试中提高芯片良率。EDA 工具可以在 Sharedbus 架构下自动完成 MBISR 相关的电路生成。

MBISR 在整芯片的集成架构如下图所示：

整芯片 MBISR 集成架构

3.4.5 MBIST 设计数据

Cache Size 及 MBIST 规格数据对比：

Cache Size 及 MBIST 规格数据对比

雁栖湖与南湖面积增长对比

如上图雁栖湖与南湖面积增长对比，公平起见，南湖 Pre DFT 不包含 sharedbus 逻辑，Post DFT 均为实现完全 DFT 规格后的综合面积（包括 ijtag、mbist、occ、edt、scan replacement、scan stitching 的面积增长），其中南湖 Post DFT 还包括 SSN 相关电路。

雁栖湖与南湖 XSTile 的 Instances 规模相当，两者面积进行对比

DFT 面积增长从 21.3% 优化到 12.7%

受益于工艺制程，整体面积降 46.6%

对比 XSTile 与 XSTop，Cache Size 越大，Sharedbus 架构收益更明显
由于 Sharedbus 架构，组内 memory 串行测试带来测试时间增长，但 MBIST 测试时间并不是测试时间占比大头，这部分后续通过 ATPG 向量优化把整体测试时间降下来。

3.5 SCAN 集成与设计

采用全扫描电路，南湖采取层次化的设计，XSTile 与 XSTop 分别插入扫描链。
不同 scan chain 长度尽量保持平衡
为了方便 timing 收敛，一条 scan chain 上只对应同一个功能时钟域，链尾统一加上 LOCKUP
Scan shift 频率从雁栖湖的 48MHz 提升到 100MHz

shift_capture_clock 为 ssn_bus_clk 的 generate clock，scan enable 由 SSH 本地化生成

模块使能 wrapper chain，加入 wrapper cell 原则为 share first，reuse_threshold 阈值设置为 20

模块 wrapper cell 统计，物理实现需关注被加入 Dedicate Wrapper Cell 的功能接口时序：

wrapper cell 统计

时钟、dft 相关端口不加入 wrapper cell

3.6 EDT/SSH 集成与设计

南湖整体的 EDT/SSH 的集成框架如下图所示：

南湖 EDT/SSH 集成框架

针对 XSTile 的输出 SSN DataPath 进行 bypass 处理应对 XSTile 掉电隔离
SSN DataPath 在模块接口均加入 Pipeline
使能 On-chip Compare

XSTop/XSTile 的 SSH Nodes 加入 On-chip Compare 电路便于 Partical good die 的测试分 bin 及 indentical cores(XSTile) 的测试向量优化；edt output channel 影响 Expect/Mask 的数据量，edt output channel 需尽量少。

SSH 工作频率为 200MHz，由外部时钟 ssn_bus_clk 输入，EDT 工作频率为 100MHz

edt_update 由 SSH 本地化生成，edt_clk 为 ssn_bus_clk 的 generate clock，SSH 中使用 stdcell 库提供的 clock shaper cell 便于简化时钟约束及 CTS 时钟处理。

clock shaper cell 的电路结构*

Clock shaper cell 由两个 latch 以及一个 mux 组成，可以很好地实现分频时钟的生成以及保证时钟占空比：

clock shaper cell 的电路时序*

每一个 block 设计两个 EDT，1 个 SSH

普通 scan chain、reserved chain 压缩到 int edt 当中

occ chain、gt_se_chain、sti chain、wrp chain 压缩到 wrp edt 当中，同时压缩到 int edt 当中

模块 edt chain/channel 设置，SSH 的 bus_width 设置：

模块 EDT/SSH channel 设置

对 EDT 的 Compactor 进行打拍，避免组合逻辑深度过深
两个 EDT 的 channel 均集成到 SSH 当中
EDT 使能 lowpowershift，min_switching_threshold_percentage 设置为 15（翻转率）

3.7 Streaming Through IJTAG

LPCT(Low Pin Count Test) 是增强板级定位的测试手段，同时也可以服务于芯片的装备测试。Low Pin Count Test 顾名思义是用极少的管脚数量完成芯片的测试，常见于通过 IEEE 1149.1 协议的 JTAG 接口完成 LPCT，因为功能模式和 DFT 模式都会使用 JTAG 接口，可以很好地复用。

使用 pin-muxed 集成 edt 的方式，需要额外地加入 LPCT Controller 及相关连接才能实现 LPCT，通过 SSN 的方式集成 edt，其架构本身则利于 LPCT 的实现，在 SSH 内部 IJTAG 接口可轻松地对 bus_clk/bus_data 完成接管，我们称之为 Streaming through IJTAG，结构如下图所示：

Streaming Through IJTAG*

Scan data 通过 TDI、TDO 移进/移出，shift_capture clock 通过 TCK 实现
借助于现有的 IJTAG 网络，完成 TAP 到 ScanHost nodes 的 scan data 传递
OCC 需要支持 inject tck
支持 internal 及 external capture
支持测试所有的 ATPG fault models
模块正常生成的 Retargetable Pattern 可以重定向成 LPCT 的测试 Pattern
支持同时测试所有的 ScanHost nodes

3.8 ATPG 设计数据

灵活的 Pattern Retarget 粒度

设计中通过合理分配 OCC、SSH、EDT、Wrapper Chain 所插入的位置，以实现 XSTile、XSTop 独立的 Retargetable Pattern 生成，或者以 XSTop flatten 为粒度进行 Retargetable Pattern 生成

ATPG Data Pin-muxed vs SSN

在进行基于 SSN 的 ATPG 设计数据收集同时，我们对 pin-muxed 集成方式进行对比。

在 pin-muxed 集成方式下，edt 的 input channel 与 output channel 保持和 SSN 一致，XSTile 的 edt input channel 采用信号广播的方式进行集成。

Pin-muxed/SSN 的集成方式下，SCAN 所占端口资源对比：

Pin-muxed/SSN 所占端口资源对比

Pin-muxed/SSN 的 ATPG 覆盖率及向量数对比：

Pin-muxed/SSN 的 ATPG 覆盖率及向量数对比

覆盖率具体情况：

unwrapped 模式下的 Stuck-at 向量对比：

unwrapped 模式下的 Stuck-at 向量

unwrapped 模式的 Transition 向量对比：

unwrapped 模式下的 Transition 向量

对于 XSTop Only 在 edt channel 明显少于 SSN bus 的宽度情况下，在向量数上有明显的优化；对于 XSTop Only 以及 XSTop Flatten 的 SSN ATPG Generation，共启动了 3 个 SSH Nodes，各 SSH Nodes 间的 Capture 会对齐，从 ATPG 数据上看 UC+UO 的比例稍微比 Pin-muxed 的 ATPG 多一点点，但整体差异并不大。

基于 SSN 的 ATPG 向量机制

SSN Bus 如同一个管道，SSH 如同开关阀门，Scan data 如同管道中的水流向每一个模块当中。管道带宽 Bandwidth=Bus Width*Bus Frequency，在 IO 资源（Bus Width）有限的情况下，通过提升 Bus Frequency 来增加管道带宽。

因此南湖当中 SSN bus 设定为 200MHz。SSN Bus 的逻辑和时钟均与功能逻辑解耦，placement 和 cts 均可 DFT 自己控制，200MHz 的时序收敛相对来说风险可控。

SSN Bus Bandwidth*

SSN bus 当中的 Scan data，有区别于传统 ATPG 的普通激励，其格式为 Packet-based，普通的 Packet Format 中带有模块标记，以便于对应模块的 SSH 将 Packet payload 卸载到 EDT 当中，具体格式如下所示：

Packet Format：<node_id>I<chain_time_slot><chain_id>，其中 I 表示 ScanIn

普通的 Packet Format 常用于测试 non-identical core，下图展示 Packet-based 数据如何通过 SSN bus 送到对应的 EDT 当中：

Normal SSN Packet Formats*

当我们使用 On-chip Compare 模式测试 identical cores 的时候，Packet Format 会发生变化，如下图所示，例子中为 6 个 identical cores，status groups 分为 a、b 两个 group，Packet data 中除了 ScanIn 之外，还有 Expect、Mask 、Status，因此 Packet Format 中 input time slots 有 I、E、M 这几个 labels，output time slots 有 status groups 的 labels。

SSN Packet Formats When Using On-chip Compare*

基于 SSN 的 ATPG 向量收益

SSN 较传统 Pin-muxed 的集成架构上发生了比较大的变化，且 SSH 增加了电路面积，这块的代价肯定希望可以换来收益的。

传统的 Pin-muxed 集成方式下，scan enable 为全局信号，因此在 ATPG 向量上各模块的 capture 必须对齐，shift cycle 比较少的模块需要加入 Padding cycle 补齐。

Pin-muxed Retargeting with aligned capture

在 SSN 集成方式下，scan enable 为 SSH 本地生成，wrapper cores 在 retargeting 的时候可以独立 shift/capture。值得注意的是，在 IDDQ 向量以及多个 SSH Nodes 一起 ATPG Generation 的时候，多个 SSH Nodes 之间的 Capture 还是会对齐。

SSN Retargeting with independent shift/capture

独立 shift/capture 带来几个好处：一个可以减少 wrapper cores 间因 shift cycle 不一致而导致产生的 padding cycle，在 SSN Retargeting 的时候可以灵活地进行 Bandwidth tuning；另外一个是错开 capture 时刻点可以降低 capture 的峰值功耗，从而减轻 IR drop。

传统 Pin-muxed 集成方式所完成的 ATPG，测试时间容易因为某个模块的 Test cycle 特别多而成为瓶颈，实际上造成了带宽的浪费；下图展示通过 SSN Retargeting 的 Bandwidth tuning，可有效降低整体测试时间。

Traditional hierarchical ATPG retargeting*

Bandwidth tuning during SSN retargeting*

而对于设计中存在多个 identical cores，SSN Bandwidth tuning 的作用有限，此时我们可以通过 on-chip Compare 来减少测试时间。尽管 indentical core(XSTile) 的 SSN DataPath 是串接起来的，在 On-chip Compare 模式下也可以将同一份 Scan data 广播到每一个 indentical core，数据比对通过 identical cores 中的 sticky bit 本地完成。

non-identical cores SSN ATPG Test

identical cores Test in On-chip Compare Mode

但由于 On-chip Compare 的 ATPG 向量方式为 local 比对，诊断流程也有所差别，是否可直接诊断受 test_setup 当中的 on_chip_compare_contribution 以及 status group 的分组影响，在向量开发及诊断的时候需要额外注意。

4. 众核香山处理器 Pin_muxed vs SSN

从上一章节的 SSN ATPG 向量收益来看，SSN 的优势更多地发挥在整芯片集成上；为了进一步地比对，本章节构造了一个众核版本的香山处理器，从整芯片集成的角度去分析两个技术上的差异。

众核香山处理器基于双核南湖微架构作为 CLUSTER，由 8 个 CLUSTER 组成 tile-base design，65 个可供 SCAN 复用的 GPIO，IO 最高测试速率 100MHz，分别用 Pin-muxed 和 SSN 方式完成 SCAN 集成。

4.1 Pin-muxed 集成

受限于 IO 资源，Pin-muxed 的集成不能支持所有 CLUSTER 同时进行测试，IO 复用我们设置 3 个 reuse group，其中将 8 个 CLUSTER 的 intest，分两次进行测试，reuse group 如下表所示：

pin-muxed reuse groups

Pin-muxed 的集成示意图如下图所示（受限于篇幅，图中没有画出 XSTile）：

众核香山处理器的 Pin-muxed 集成

4.2 SSN 集成

南湖微架构当中的 SSN bus 为 200MHz，而 IO 最高测试速率为 100MHz。针对此，我们在同等带宽下，对 Bus Width 和 Bus Frequency 进行互换。在 SSN Bus 的输入，我们利用 BusFrequencyMultiplier 将 32 Bus Width*100MHz 转换成 16 Bus Width*200MHz；又在 SSN Bus 的输出，利用 BusFrequencyDivider 将 16 Bus Width*200MHz 转换成 32Bus Width*100MHz。加上 ssn_bus_clk，SCAN 的 IO 复用也是 65 个。基于 SSN 的集成方式，可以对所有的 CLUSTER 同时进行测试。

ssn 的集成方式如下图所示（受限于篇幅，图中没有画出 XSTile）：

众核香山处理器的 SSN 集成

从 Pin-muxed 及 SSN 的集成方式对比可以看出，Pin-muxed 的测试并行度受限于 IO 资源，而 SSN 则不受影响，具有很好地扩展性；SSN 可以实现模块间更少的信号交互，顶层集成更加地清晰。

4.3 Pin-muxed 与 SSN 的测试时间

在测试时间上，SSN 集成方式可以做地更优，这样可以有效地降低测试成本。在此，我们选取两种集成方式的两个 Test Group 进行比较，先列出两个 Test Group 的测试内容：

Test Group 测试内容

Test Group 的 Stuck-at/Transition 测试时间统计如下：

Test Group 测试时间统计

首先 SSN 的 Retargetable Pattern 可以拆得更细，提高向量开发并行度，缩短向量开发周期；在最终整体测试时间上，SSN 的测试时间也仅是 Pin-muxed 的 55.7%。

再对比于 3.86Million Instances 的雁栖湖 stuck-at+transition 需要 434.4ms 完成测试，而 8 个 CLUSTER 共 63.2Million Instances 的南湖微架构众核香山处理器 stuck-at+transition 仅需要 283.4ms 完成测试，这是测试频率提升及集成架构优化带来的收益。

4.4 SSN 的扩展性

常见的商业 CPU，通常一个 CLUSTER 带 4 个 Core，在 SSN 的集成上较于双核，只需要把增加两个 Core 的 SSH Nodes 串接起来即可，也不需要改变外部接口，凭借 On-chip Compare 测试，整体测试上从 16 Core 到 32 Core，测试时间并不会发生明显的变化。

四核南湖微架构的 SSN 集成

在 chiplet 的 2.D 封装集成上，Intel 给出用了利用 SSN 完成 die-to-die SCAN 集成的示例：

2.5D die-to-die 的 SSN 集成*

对于 3D IC 的垂直堆叠，行业标准上 IEEE 1838 定义了新的 3D-DFT 标准用来测试堆叠芯片。IEEE 1838 当中 FPP（Flexible parallel port）提供了并行的测试访问接口，而利用 SSN 来完成 FPP 的集成，也是很好的解决方案。

IEEE 1838 schematic overview*

另外，SSN 结合 Serdes 高速接口（1149.10 HSIO）及高速数字机台，用更少的 IO、更快的速率实现高带宽的 SCAN 测试。下图为爱德万展示 1149.10+SSN 结合的电路架构：

1149.10+SSN*

5. 测试数据预期

Broadcom 在使用 SSN 集成上提供了一些实测数据，也希望香山处理器在实测当中也可以达到类似的效果。

Broadcom 在 shmoo test 中显示，在测试同等数量 cores 的情况下，SSN 相比于 Pin-muxed 可以获得 30mv 的 Vmin 收益。上面的章节也提到，SSN 可以让每个 Core 实现独立的 capture 来降低 capture 的峰值功耗，从而减轻 IR drop。

SSN ATPG Test Shmoo*

因为 on chip compare 测试不需要将数据 cycle-to-cycle 地移到 SSN output 上比较，不受 IO 速率和机台数据抓取速率瓶颈的影响，shift 时序收敛与实测可以 Match 上。

SSN On chip compare Vmin*

*部分截图来自于 Tessent 官网，侵删。

原文链接：https://zhuanlan.zhihu.com/p/591264508