ISSCC 2026：三星、SK海力士LPDDR6技术对比

三星与SK海力士在2026年国际固态电路会议（ISSCC）各自发布的论文显示，尽管JEDEC标准数月前才正式落地，两家企业均已完成可正常工作的LPDDR6存储芯片样片开发。随着AI算力需求持续扩张，各类设备的机器学习工作负载均出现高容量、高带宽内存需求，系统带宽瓶颈问题凸显。在手机、笔记本等小型终端设备中，内存子系统已成为制约端侧大模型流畅运行的核心短板。

两家企业在ISSCC 2026展出的方案，表层之下存在明显技术路线分歧。二者虽都拿出了可正常运行的LPDDR6硅片，但在产品定位、性能优化方向上做出了完全不同的取舍：三星选择保守的速率与带宽方案，通过多维度性能换功耗；SK海力士则依托最新一代10nm级DRAM工艺，直接冲击JEDEC JESD209-6规范规定的14.4Gbps速率上限。两篇论文首次公开、独立验证了LPDDR6芯片的实际硬件表现，打破了仅停留在纸面标准的信息局限。

LPDDR历代标准简要回顾

LPDDR5于2019年正式商用，单引脚峰值速率6400Mb/s，约为LPDDR4X的两倍；2021年LPDDR5X推出，峰值速率提升至8533Mb/s；此后SK海力士迭代出LPDDR5T，速率达到9600Mb/s；三星更进一步，基于12nm工艺完成10700Mb/s规格LPDDR5X验证，配套天玑9400平台。下表罗列了从LPDDR4X到新一代LPDDR6，单颗芯片峰值速率与带宽的代际提升幅度。

从LPDDR4X到LPDDR5X全系列产品，均采用16bit通道设计，意味着无论传输速率如何提升，内存与处理器之间的数据位宽始终不变。而LPDDR6将通道位宽拓宽至24bit，这一改动的重要性甚至超过速率提升本身——该设计会导致难以开发同时兼容LPDDR5、LPDDR6两种模式的统一内存控制器。

LPDDR6单颗芯片的24bit通道拆分为两组独立12bit子通道，这一架构改变直接影响内存运行逻辑。两组12bit子通道可独立处理数据，赋予内存控制器更高调度灵活性；最小访问粒度从LPDDR5的64字节缩减至单通道32字节。AI工作负载大多产生大量零散、无规律的内存访问请求，而非连续大块数据，更细的访问粒度能够提升随机读写效率，理论上可减少无意义的数据读取开销。

现有的移动端AI模型算力需求，已让LPDDR5X带宽难以支撑。更高传输速率搭配更宽总线的LPDDR6，精准解决了这一痛点。流畅运行高性能端侧大模型，需要内存子系统持续高速吞吐海量数据：16bit位宽、8533Mb/s的LPDDR5X单芯片峰值带宽约17GB/s；SK海力士在ISSCC 2026公布的数据显示，24bit位宽、峰值14400Mb/s的LPDDR6单芯片带宽最高可达38.4GB/s，约为LPDDR5X的2.25倍、LPDDR5的3倍以上。

下文先梳理JEDEC在2025年7月发布的JESD209-6官方标准细则。

JEDEC官方标准规范（2025年7月发布）

JEDEC JESD209-6标准规定，LPDDR6单引脚峰值速率14400Mb/s，入门规格速率为10667Mb/s，标准核心指标不止速率一项。SK海力士实测单芯片峰值带宽38.4GB/s，而非速率×位宽计算得出的理论上限43.2GB/s。

带宽之外，LPDDR6将片内纠错（on-dieECC）从可选配置改为强制标配，数据在传输至处理器前，先在内存阵列内部完成错误校验。LPDDR6新增逐行激活计数机制，用于抵御行锤（Rowhammer）漏洞。行锤是业内熟知的内存安全缺陷：反复读写同一内存行，会篡改相邻存储行的数据。同时新标准引入动态能效模式，低带宽运行时可关闭单条子通道，大幅降低功耗，对移动终端至关重要。

SK海力士ISSCC 2026：1c nm工艺 16Gb LPDDR6

SK海力士在本次会议发布1c工艺的16Gb容量LPDDR6芯片，1c是其最新一代10nm级DRAM制程。芯片显微摘要表确认核心参数：单引脚速率14.4Gbps，单芯片总带宽38.4GB/s。芯片采用双电压轨供电：高速关键数据通路使用高电压，其余电路使用低电压，这是SK海力士实现多工况功耗管控的核心设计。

芯片两套电压轨具体参数：高速通路VDD2C电压1.025V，其余电路VDD2D电压0.875V。VDD2C负责承载14.4Gbps满速运行所需的供电，VDD2D为普通逻辑电路供电。

SK海力士称，该芯片整体能效较LPDDR5提升20%，单通道带宽实现三倍增长。通过对芯片不同电路分区差异化供电，实现精细化功耗优化。

上图架构示意图清晰展示双子通道日常运行逻辑：SC0为主子通道，搭载全部运算逻辑，SC1为镜像副通道。切换至能效模式时，整套副通道模块断电，SC0接管全部32个存储块。该模式下单通道速率12.8Gbps，待机电流降至标准模式的87.3%，运行电流降至81.1%。移动设备绝大多数时间都处于低负载能效模式，因此该场景下的功耗指标，实际比峰值性能更具备实用价值。

这篇论文重点覆盖高低速区间的功耗管控方案，而非单纯峰值性能。LPDDR6负责传输读写指令的CA（地址命令）总线运行频率区间为1.6GHz~3.6GHz，约为LPDDR5的三倍；在多芯片堆叠架构中，多颗芯片共享CA引脚，高频信号带来了严峻的信号完整性挑战。

SK海力士将工作频率划分为三档，每一档配备独立缓冲器，根据负载动态启用；搭配高速片选控制方案，低速工况下高效切断CA信号通路。优化后低频区间待机电流降低42%，中频区间降低19%。移动设备大部分时间处于闲置待机状态，该设计是整机功耗降低的核心来源。

上图展示了该芯片速率对应的电压功耗区间。施穆图直观呈现芯片在不同电压、时钟频率下的稳定工作区间，可区分芯片稳定运行区间与性能极限区间。在1.025VVDD2C供电下，SK海力士芯片可稳定跑满JEDEC规定的14.4Gbps上限。

若电压下调至0.950V，最高速率回落至10.9Gbps。这说明其初代1c工艺必须预留充足电压余量，才能稳定跑满峰值速率，电压稍有下降性能便会大幅衰减。新工艺初代产品出现该现象属于行业常态，这也与三星的技术路线形成鲜明对比：三星选择牺牲带宽换取更优能效。

将两家方案对照来看，电压与速率的取舍逻辑差异显著，二者的施穆图也直观体现了各自的优化侧重。

三星ISSCC 2026：12.8Gbps 16Gb LPDDR6

三星在ISSCC 2026发布10nm级DRAM工艺打造的16Gb LPDDR6芯片。

三星并未像SK海力士一样冲击14.4Gbps速率上限，论文将12.8Gbps定义为JEDEC标准下的最低稳定工作电压点，意味着初代产品的研发重心完全放在功耗优化上。

上图展示的电压域分区设计，是三星达成能效目标的核心方案。芯片电路根据速率重要性分为两组供电轨，不再统一单电压供电：高速关键电路接入VDD2C（1.0V），外围普通电路接入VDD2D（0.875V）。

同图柱状图直观体现优化效果：读取功耗降至LPDDR5X的73%，写入功耗降至78%。DQ引脚是内存与处理器传输数据的物理接口，高速运行时引脚电平频繁切换会持续产生功耗。三星对高频数据IO引脚全面增加电源门控设计，宣称可额外降低10%待机功耗。

三星同样搭载逐行激活计数机制（PRAC），专门应对行锤攻击。不同于传统概率式刷新防护，PRAC在存储阵列内每根字线集成独立计数器，实时记录每一行的访问次数，在漏洞触发阈值到达前提前执行防护操作。上图数据显示：搭载PRAC的LPDDR6，需要约五倍于LPDDR5X的攻击次数才会触发防护机制。随着LPDDR6逐步落地车载、边缘AI场景，这套确定性安全防护方案的价值远高于纯手机应用时代。

三星施穆图印证了其优化重心：优先能效、其次带宽。从图中可见，0.97V供电即可稳定跑满12.8Gbps，芯片并未压榨硬件性能极限。

ISSCC 2026 LPDDR6方案：三星、SK海力士横向对比

需要说明的是，两家厂商的能效数据无法直接对标：SK海力士以LPDDR5为基准，宣称整体能效提升20%；三星以LPDDR5X为基准，读取功耗优化27%、写入优化22%。二者基准版本、统计指标不同，不存在直接可比性。

下表参数均摘录自两篇官方论文，无明确标注的数据留空，不引用第三方资料填充。

ISSCC 2026 LPDDR6整体产业总结

两款芯片均在标准落地仅7个月内拿出可正常工作的硬件样片。除此之外，根据TrendForce2024年12月消息，三星、SK海力士正联合JEDEC推进LPDDR6-PIM标准，该标准将计算单元直接集成至内存芯片内部，无需依赖主处理器完成算力运算。

两家企业本次披露的论文，首次完整公开各自LPDDR6研发路线：SK海力士主打带宽性能，三星深耕低功耗优化。SK海力士初代1c工艺芯片电压敏感，随着制程成熟，电压余量与性能区间会持续改善。

工艺成熟度层面，三星16Gb芯片裸片面积44.5平方毫米，存储密度0.360Gb/mm²；三星仅标注为10nm级DRAM工艺，未明确具体代次。根据相关ISSCC 2026行业综述判断，三星这款LPDDR6大概率采用1b代工艺。双子通道架构会占用额外裸片面积，一定程度拉低存储密度，因此无法与单通道架构芯片直接对比密度指标。

两篇论文均值得完整研读，两家企业后续也会在迭代工艺上持续拉高传输速率。二者均为初代LPDDR6样片，第二代产品的性能、功耗设计或将出现大幅调整。

补充行业观点

2026台北电脑展期间，多家存储厂商表示DDR6、LPDDR6两代标准的性能差距不会像DDR5与LPDDR5那样悬殊，未来或将出现DDR6、LPDDR6共用的统一硬件设计。该变化对原生搭载LPDDR6的终端影响有限，但传统DDR设备可根据市场出货量灵活切换LPDDR6方案。厂商坦言，最终路线取决于DDR6与LPDDR6哪款先量产、出货规模是否失衡。

同时，Arm架构CPU大规模采用低功耗内存，或将推动x86厂商批量转向LPDDR架构；GPU领域，AMD下一代AI芯片渲染图已采用HBM4+LPDDR5X分层内存架构；英特尔全新CrescentIslandAI推理加速卡，单卡最高搭载480GBLPDDR5X。

时间线预测：DDR6标准将于2026年内正式定稿，2027年落地消费级终端，2028-2029年进入大规模量产；LPDDR6量产节奏会略快于DDR6。存储标准迭代周期通常由价格驱动，存在新旧规格出货量交叉拐点，但当前宏观环境下行业逻辑完全改变。各大存储厂商当前核心目标有两点：一是最大化产能出货，二是推出良率100%、性能密度全面领先竞品的标准化产品。算力侧对更高性能、更高密度、更低功耗的需求，是新标准迭代的核心驱动力。

走访存储厂商时获悉，2026、2027全年产能已全部售罄，2028年订单也即将排满。这一供需格局会如何影响新一代存储技术落地，后续值得持续观察。