顶会VLSI 2026要来了，中国大陆336篇投稿领跑全球（亮点解析）

2026年超大规模集成电路（VLSI）研讨会作为全球半导体领域最具影响力的学术盛会之一，汇集了来自世界各地的顶尖研究机构和企业。本届研讨会收到的投稿论文数量首次突破1000篇大关。

今年将于6月14日至18日在美国夏威夷檀香山举办，名称为“2026 年 IEEE/JSAP VLSI 技术与电路研讨会（2026 VLSI 研究协会）。

投稿分析：中国半导体研究力量崛起

本次活动的主题是“通过超大规模集成电路创新推进人工智能前沿发展”。

本次投稿论文数量首次超过1000篇。在技术与电路两大类别的投稿中，亚洲地区以压倒性优势领跑全球，共收到投稿789篇，占总量的76%。

从地区分布来看，中国大陆以336篇投稿量位居榜首，较去年增加38篇，增幅达12.8%；韩国紧随其后，投稿226篇，较去年大幅增长52篇，增幅超过29%。值得注意的是，自2023年以来，来自中国大陆的投稿数量呈现持续激增态势，反映出中国半导体研究群体正在快速壮大。此外，北美地区投稿169篇（去年161篇）、中国台湾地区95篇（去年104篇）、欧洲地区90篇（去年87篇）、日本51篇（去年46篇）。

从各国论文接收情况来看，韩国以60篇的接收量位居首位，北美55篇、中国大陆42篇、欧洲34篇、日本27篇（含技术领域14篇、电路领域13篇）。

然而，深入分析各国/地区接收率可以发现明显差异：日本（52.9%）继续保持领先，欧洲（37.8%）、北美（32.5%）分列二三位，韩国（26.5%）、新加坡（20.0%）、中国台湾（15.8%）处于中间梯队，中国大陆（11.5%）虽然接收率相对较低，但考虑到庞大的投稿基数，42篇的绝对接收量已相当可观。印度今年未有论文被接收。

本届VLSI研讨会设置六场联合专题会议，涵盖技术与电路两大领域：新计算和量子计算、设计与技术协同优化(DTCO)、人工智能、高性能计算 (HPC) 的连接技术、电源管理、传感器、成像器与显示器。此外还设有两场专题研讨会，分别聚焦先进3D逻辑与3D存储（闪存与HBM）技术。

从按技术类别划分的投稿和接收论文分布来看，各领域呈现出不同的技术热点：

存储器类别：铁电存储器（FeRAM）表现突出，成为该领域最受关注的技术方向。

工艺类别：过渡金属二硫化物（TMD，一种二维半导体）和IGZO（由铟、镓、锌、氧组成的氧化物半导体）受到重点关注。

先进CMOS类别：环栅（GAA）和互补场效应晶体管（CFET）是重点展示内容，代表着先进制程的核心方向。

从投稿来源分布来看，高校投稿占比高达80%，自2023年以来持续增长，预计到2026年将达到约80%的峰值。然而，在论文接收方面，高校与企业却呈现截然不同的态势：高校投稿被接收53篇，企业投稿被接收48篇，两者数量基本持平。

造成这一现象的原因在于录用率的巨大差异：企业论文的录用率高达45%，而高校论文的录用率仅为14%。这一数据表明，尽管高校在投稿数量上占据绝对优势，但在研究深度和实用性方面，企业研究机构仍保持着明显的领先优势。

从各机构入选项目数量的排名来看，三星电子以14个项目位居榜首；比利时微电子研究中心（imec）以10个项目位居第二，与去年和前年排名相同；佐治亚理工学院以6个项目位居第三；新加坡国立大学和英特尔并列第四，各有5个项目；美光和IBM并列第六，各有4个项目；台积电和中国台湾交通大学/索尼半导体拆解计划并列第八，各有3个项目。

值得关注的研究亮点有哪些？

2026年VLSI研讨会程序委员会从技术领域99篇被接收的论文中精选出12篇值得关注的论文，涵盖先进CMOS逻辑、存储技术和创新工艺等多个前沿领域。

先进CMOS逻辑技术领域，有采用三层堆叠纳米片沟道的3D堆叠FET（三星电子）、18A GAA工艺的性能改进（英特尔）、耐高温SiGe纳米片PFET（IBM）、采用背布线的16A GAA工艺（台积电）。

存储技术领域，有采用晶圆直接键合技术的高密度3D闪存（铠侠/海力士）、可实现低单元面积的垂直栅DRAM（SK海力士）、在0.4V低电压下工作的HZO铁电存储器（新加坡国立大学）。

创新工艺技术领域，采用EUV光刻技术制造2D沟道晶体管的微加工工艺（imec）、新型汽车图像传感器技术（索尼半导体解决方案）。

值得关注的论文有哪些？

索尼发布采用全局快门、2.1μm像素间距的CMOS图像传感器

一款适用于车内应用的2.1μm像素间距CMOS图像传感器，具有65%调制传递函数/35%量子效率红外全局快门和RGB卷帘快门顺序操作。（论文编号：T5-5）

索尼半导体解决方案公司宣布推出一款2.1μm RGB-IR CMOS图像传感器，该传感器采用顺序操作，结合了卷帘快门（RS）和全局快门（GS）模式，适用于汽车车载应用。

作为RGB传感器，它在Tj=85°C时实现了112 dB的动态范围(DR)，能够捕捉高质量的可见光图像。红外传感器具有先进的特性，调制传递函数(MTF)高达65%，红外量子效率(IR-QE)达到35%，可在红外照明下实现视线探测。此外，该红外传感器还拥有卓越的性能，MTF为65%，IR-QE为35%。

imec宣布推出兼容EUV的二维材料沟道晶体管工艺

首个采用EUV技术实现的50nm间距N型和P型金属氧化物半导体晶体管二维材料沟道集成路线，来自300mm晶圆厂。（论文编号：T1-3）

imec将宣布一种用于具有二维材料沟道的晶体管的新型集成工艺流程，该流程采用EUV光刻技术和300毫米晶圆厂工艺。

这种方法实现了接触间距小至50nm、有源区宽度小至75nm、等效氧化层厚度约为2nm的微型晶体管的制造。此外，通过芯片或小晶圆转移技术，在同一晶圆上排列不同的沟道材料——N型金属氧化物半导体使用二硫化钼，P型金属氧化物半导体使用二硒化钨——实现了伪互补金属氧化物半导体集成。

三星展示三层堆叠互补场效应晶体管

首次展示栅极间距为42nm的3D堆叠场效应晶体管，采用三层堆叠纳米片沟道，适用于高级逻辑应用。（论文编号：T1-1）三星电子宣布，它已开发出一种3D堆叠互补场效应晶体管（CFET），该晶体管在同一晶圆上的N型场效应晶体管和P型场效应晶体管中均具有三层纳米片沟道。这代表了迄今为止宣布的3D堆叠互补场效应晶体管中纳米片的最大数量，并且最小栅极间距为42nm，它展示了实际应用中可行的最激进的互补场效应晶体管尺寸缩小。

英特尔 18A-P 芯片在相同功耗下可实现 9% 的性能提升。

英特尔18A-P互补金属氧化物半导体技术增强，采用先进的环栅场效应晶体管和PowerVia，实现高性能计算。（文章编号：T1-2）

英特尔晶圆代工宣布对其量产就绪的英特尔18A（即所谓的1.8纳米工艺）技术家族进行性能增强。通过增加逻辑阈值电压设置、优化时钟偏移角、推出新型低功耗和高性能器件以及改进散热，英特尔18A-P在相同功耗下实现了9%的性能提升，或在相同性能下实现了超过18%的能效提升，同时保持了静态随机存取存储器的最小工作电压并提高了逻辑可靠性。据称，英特尔18A-P的设计与现有的英特尔18A兼容。

英特尔展示多功能互补场效应晶体管逆变器

在硅（110）上演示采用2×2带状场效应晶体管的互补场效应晶体管逆变器，栅极间距为45nm，具有PowerVia和直接背面接触。（论文编号：T5-2）

除了 Intel 18A-P 之外，英特尔预计还将展示其互补场效应晶体管技术的几项新特性，这些特性可提升功耗、性能、面积性能。这些特性包括45nm栅极间距、PowerVia、直接背面接触、用于器件间互连的外延层间通孔，以及一种将P型金属氧化物半导体置于N型金属氧化物半导体之上的独特结构。此外，他们计划报告他们采用的混合堆叠结构，其中下层使用硅（100）平面N型金属氧化物半导体，上层使用硅（110）平面P型金属氧化物半导体，中间层使用小于10nm的介质隔离层，以提高P型金属氧化物半导体的性能。

IBM展示了SiGe纳米片RMG PET

耐高温SiGe纳米片PFET RMG在多层顺序集成中的应用（论文编号：T5-4）

IBM研究院计划发布一项关于SiGe纳米片（NS）替代金属栅（RMG）PFET的演示成果，该器件具有超过900°C的高温稳定性。其实现方式为：首先在CFET底部堆叠一层SiGe PFET，然后在顶部堆叠一层Si NFET。所制备的PFET器件经证实具有优异的Id-Vg特性，亚阈值斜率为70mV/dec。据称，这些结果为多层顺序堆叠技术铺平了道路。

（左）采用 SiGe GAA NS 沟道（底部）和 Si GAA NS 沟道（顶部）的堆叠式 FET 的高级集成工艺流程。（右）堆叠在热稳定 SiGe PFET 上的 Si NFET 的横截面 TEM 图像，显示出优异的套刻性能。Si、10% SiGe 和 20% SiGe 器件在完成顺序堆叠后的 Id-Vg 曲线。所有 PFET 器件的亚阈值斜率约为 70 mV/dec，表明 SiGe 沟道器件中不存在因界面陷阱造成的额外性能退化。

台积电发布配备超强功率轨的A16 CMOS工艺技术

采用增强型纳米片晶体管的A16埃级互补金属氧化物半导体技术，具有超功率轨（背面直接接触供电），适用于人工智能和高性能计算应用。（论文编号：T1-5，最新消息）

台积电宣布推出A16平台技术，计划于2026年第四季度开始量产。这是最新的GAA技术，采用背面供电解决方案，其中包含一种名为Super Power Rail（SPR）的新型背面直接接触式供电技术。台积电表示，与N2P（增强性能2nm工艺）相比，在相同功耗下，该技术可实现8%-10%的速度提升或15%-20%的功耗降低，以及8%-10%的芯片密度提升。

（左）A16-SPR 的示意图，采用背面直接接触式 (VB) 电源。（中）SPR 工艺流程示意图和 A16 SPR TEM 图像，展示了采用背面直接接触式电源、前后金属层和 3D MiM 结构的增强型纳米片晶体管。（右）据称，在 Arm 内核的基准测试中，A16 的密度和速度比 N2P 高出 10%。

铠侠研发层压技术可覆盖超过1000层

一种采用晶圆间铜直接键合的多层堆叠单元阵列架构，用于实现超过 1,000 字线的超高密度 3D 闪存（论文编号：T1-4）

铠侠和西部数据联合宣布，全球首款直接晶圆键合多层堆叠单元阵列互补金属氧化物半导体成功实现四级单元运行。这项突破克服了高堆叠3D闪存面临的主要挑战，包括单元电流衰减、晶圆翘曲和大块尺寸。这些成果标志着向着超过1000层的超高密度3D闪存迈出了重要一步。

（左）MSA-CBA 器件结构的概念图，展示了顺序堆叠和键合过程。（中）多层堆叠单元阵列的 FIB-SEM 图像，显示了两个阵列晶圆（每个晶圆包含 218 个线列）的成功键合，证明了大规模堆叠的有效性。（右）将第一单元阵列和第二单元阵列与整体 MSA-CBA 结构进行比较，展示了 BL 选择性 MSA-CBA 中稳定的阈值电压特性和可靠的 QLC 运行。

SAIMEMORY推出采用通孔晶圆堆叠结构的高带宽存储器

用于高带宽 3D 存储器的多晶圆（9 层）、超薄（每堆叠 3μm-Si）和创新的熔合一体式通孔架构（论文编号：T17-5）

来自软银子公司半导体存储器开发公司 SAIMEMORY、英特尔、PSMC 和台湾 AP Memory 的研究人员报告称，他们已经展示了一种在 3D 高带宽 DRAM 中实现的多晶圆一体通孔 TSV 架构。8层堆叠结构内的所有金属布线层均直接连接至TSV总线，从而提供卓越的信号和电源完整性。这种架构实现了极高的内存带宽（0.25 Tb/s/mm²）和低数据传输功耗。

（左）典型的微凸点存储器与采用 2.5D 封装的熔接式 3D 存储器（带一体式通孔 TSV）的对比。（中）3D 存储器布局及芯片俯视图显微照片——一个 1.125GB 的存储器阵列由每个芯片 13.7K 个一体式通孔 TSV 阵列组成。（右）1+8 堆叠式逻辑/DRAM 架构的横截面图像——每个 DRAM 上形成一个超薄硅衬底（约 3μm）。每个一体式通孔与每组 2-3 个金属环接触。

三星展示了采用 GAA 晶体管和水平存储电容器的 16 层垂直堆叠 DRAM。

用于扩展演进的垂直堆叠式DRAM技术（论文编号：T5-1）

为了应对 DRAM 在 10nm 工艺节点之后可扩展性的挑战，三星电子报告称，他们展示了一种 16 层垂直堆叠 DRAM (VS-DRAM)，该 DRAM 采用环栅 (GAA) 单元晶体管 (CTR) 和水平存储电容器 (CAP)。此外，通过在单独的晶圆上制造核心/外围器件并将其键合到单元晶圆上，证明了单元上外围（PoC）架构的可行性，突显了其作为未来存储技术的一种有希望的候选方案的潜力。

（左）(a) VS-DRAM 的俯视图和 (b) 横截面视图，图中显示了垂直位线 (BL)、水平字线 (WL) 和水平电容。（中）GAA 单元晶体管的横截面 TEM 图像。（右）已制备的 GAA 器件的横截面 TEM 图像以及 Peri-on-Cell (PoC) 的 TEM 图像，突显了 PoC 方法在 I/O 效率方面的优越性。

SK海力士推出用于降低单元面积的垂直栅极DRAM。

集成位线屏蔽 (BLS) 和背栅 (BG) 晶体管的 4F2 垂直栅 (VG) DRAM 的电气特性（论文编号：T8-5，最新新闻）

SK海力士计划公布其4F2垂直栅动态随机存取存储器的电气特性，该存储器融合了位线屏蔽和阈值电压控制等关键技术，以抑制耦合噪声，并采用共享背栅来改善通过栅效应。为了支持晶圆键合结构中高度可靠的电路运行，芯片被减薄，从而实现了单元晶体管的稳健性能以及4F2垂直栅动态随机存取存储器的读/写操作。

（左）(a) 通过晶圆键合技术集成外围器件的 4F2 VG DRAM 单元晶体管的示意图；(b) 4F2 VG DRAM 的横截面 TEM 图像。（中）VG DRAM 阵列的 TEM 俯视图以及背栅对 VG 单元晶体管功能的影响。（右）BLS 结构的概念设计和示意图——BLS 显著改善了 BL 检测故障。

东京理科大学开发出144Gbps MIMO高密度相控阵收发器

用于 6G UE 的 65nm CMOS 工艺的 144Gbps D 频段双极化 MIMO 高密度相控阵收发器（论文编号：C1.5）

对于需要超过100Gbps高速通信的6G而言，D频段历来受到严重的传播损耗影响，高密度多入多出集成也十分困难，给实际应用带来了挑战。东京理科大学的一个研究小组宣布，他们采用65nm互补金属氧化物半导体工艺开发出了世界上第一个D频段双极化多入多出相控阵收发器。通过将四个收发器单元垂直和水平密集集成到单个芯片上，并在3mm×4mm的区域内采用双芯片配置，实现了8V+8H的阵列工作模式。除了在0.3m处实现144Gbps和在3m处实现64Gbps的高速通信外，该器件还实现了单流最远50m的通信距离，展现了6G亚太赫兹无线通信的高集成度和高效率。

（左）高密度架构，垂直和水平极化模式下收发器 (TRX) 间距均为 λ/4。（中）芯片照片，展示了在 3mm x 4mm 芯片内集成 4V+4H 元件的收发器。（右）无线测量结果，显示最大数据速率为 144Gbps，并具备远距离通信性能。

都柏林大学宣布推出具有内置相移功能的28GHz频段四相数字波形同步环路

28 GHz 正交本振移相数字锁波环 (WLL)（论文编号：C4.4）

在毫米波锁相环中，很难同时满足低抖动、宽检测范围和高速锁定的要求，性能权衡一直是现有方法面临的挑战。爱尔兰都柏林大学的一个研究小组提出了一种28GHz数字波形同步环路，该环路可实现低抖动、低杂散发射和快速锁定。声称，通过使用同相/正交采样和反正切计算的高分辨率相位检测，实现了57.2飞秒的抖动和-80.6dBc的杂散发射。他们还表示，已通过实现360°相移（分辨率2.8125°）和±1.5GHz的高速频率切换（小于0.59微秒），展示了用于毫米波多入多出的高性能本振生成技术。

（左）传统锁相环与所提出的无线锁相环的配置对比。（中）采用反正切计算的高分辨率波形检测器。（右）28 GHz 频率下的抖动和杂散性能对比。

三星推出低中频四相连续时间ΔΣ调制器，采用14nm FinFET技术，性能指标达到175.4dB

采用单放大器四象限和量子点噪声耦合的稳健可配置1.5MHz/2.5MHz中频正交连续时间ΔΣ调制器，在14nm FinFET中实现175.4dB品质因数。（论文编号：C28.5）

蓝牙接收器需要支持多个频段和高性能模数转换器，但传统设计在工艺、电压、温度波动和高阶噪声整形稳定性方面面临挑战。三星电子的一个研究小组预计将报告其为低中频接收机开发的高鲁棒性四相Δ-Σ调制器。通过单放大器配置和数字噪声耦合技术实现六阶噪声整形，其品质因数超过175dB。即使进行50个芯片的测量，其变化也保持在±3dB以内，这表明该模数转换器配置对蓝牙等低中频接收器来说是一种有效的解决方案。

（左）采用SAQB 和数字噪声耦合的四相 ΔΣ 配置。（中）用于实现高阶噪声整形的 QDNC 机制。（右）测量频谱，显示高信噪比和带内噪声抑制。

英特尔开发出一种高效稳压器，可提高封装输入电压

一款单片式20W/mm²、4.8V输入、94.8%峰值效率2-1开关电容电压调节器，用作垂直功率传输的第一级电流倍增器。（论文编号：C2.1）

随着人工智能半导体对功率的需求不断提高，高压电源变得必不可少，但传统电源在电压调节、效率和集成度方面存在局限性。因此，英特尔的一个研究团队计划公布一项单片开关电容电压调节器的研发成果，该调节器可作为第一级电流放大器，将SoC封装的输入电压提升至4.8V。与堆叠式器件结构同步工作的辅助电源电路可实现自产生驱动电压、高效栅极驱动和安全启动。据报道，该电路可实现 20 W/mm² 的功率密度和 94.8% 的峰值效率。

（左）传统方法与本研究提出的堆叠器件栅极驱动方法的比较。（中）开环效率测量结果。（右）闭环效率测量结果。

英特尔利用与 3D IC 兼容的数字温度和电压传感器实现动态热控制

用于 Intel 18A/Intel 3 热管理的统一数字热电压传感器（论文编号：C10.5）

控制发热和电压波动对于 3D 集成和高密度 AI 处理器至关重要，但传统传感器在面积、集成和处理随时间变化方面面临挑战。英特尔的研究团队预计将报告其为3D组装电线 DNN 处理器开发的高密度、可部署数字热传感器和电压传感器。他们声称，通过使用两个灵敏度不同的环形振荡器并进行批量生产校准，已将温度和电压误差分别降低到几摄氏度和几毫伏的水平。此外，他们还声称，通过老化退化补偿、实时监控和逐核动态控制，已将深度神经网络（DNN）处理延迟降低了24%。

（左）分布在 3D IC DNN 处理器内的传感器。（中）基于双环振荡器的数字传感器配置。（右）通过实时热监测和动态控制实现的性能提升。

台积电开发出2nm SRAM，其运行效率高达2.28pJ/访问

一种采用 2nm 工艺、37.4 Mbit/mm² 工艺的双轨SRAM，具有行访问感知读取跟踪和写入辅助电路，可实现 2.28 pJ/访问的节能运行（论文编号：C29.1）

高密度 SRAM 既需要低功耗又需要高速运行，但传统上，读写过程中浪费的功耗一直是一个挑战。因此，台积电设计技术日本公司的一个研究小组将报告使用行访问感知读取跟踪和写入辅助电路开发的高密度 6T SRAM 的情况。该公司声称，通过优化字线截止时序，读取操作期间的动态功耗降低了高达 8.7%（平均 8.5%），写入操作期间的平均功耗降低了高达 15%。此外，该公司还展示了采用 2 纳米片技术实现的 539 kbit 双轨 SRAM 宏芯片，其具有 37.42 Mbit/mm² 的高密度、0.35 至 1.10 V (125°C) 的低电压工作范围以及 2.28 pJ/访问的高效率。

（左）行访问感知读取跟踪电路。(a) 电路配置，(b) 近/远位线读取期间的动态功耗比较。（中）写入辅助电路：(a) 电路配置，(b) NBL 波形，(c) 近/远位线的写入功耗比较。（右）实测硅数据：(a) 写入动态功耗，(b) Vmin 分布，(c) Vchip 和 Vcell 的 Schmoo 图

台积电发布支持多种 MAC 和多种数据格式的 2nm 数字 CIM 编译器

一款 2nm 234.4 TOPS/W 和 511.9 TOPS/mm²内存数字计算编译器，具有多个 MAC 单元/重量和多种数据格式支持（论文编号：C8.1）

在人工智能计算中，数据传输和MAC处理的功耗是一个瓶颈，因此需要高效、高密度且支持多种数据格式的解决方案。为此，台积电的一个研究团队计划发布一款CIM（内存计算）编译器的开发成果，该编译器支持每个权重执行多个MAC，例如支持多种数据格式（INT8/INT4/INT16等）。它们实现了0.38V 或更低的低电压运行、高达 234.4 TOPS/W 的高效率和 511.9 TOPS/mm² 的高密度，展示了一种可扩展的边缘人工智能计算实现技术。

（左）支持多种数据格式和多种 MAC 的 CIM 编译器配置。（中）2nm 测试芯片的外观。（右）能效和计算密度的性能比较。

一种全MWPM表面码解码器，实现了高速和低功耗

一种具有即时权重计算和跨平台适应性的全MWPM表面码译码器，在4K分辨率下实现了1.9×10⁻⁶的逻辑错误率和20.8ns的译码时间（论文编号：C7.3）

量子纠错需要高精度MWPM解码，但由于计算复杂度、延迟以及与低温环境的兼容性，硬件实现一直很困难。

因此，来自中国南方科技大学和日本高知技术科学大学的研究小组将报告开发出一种低温CMOS表面码解码器，该解码器支持最大码距为21的全MWPM（最小权重完美匹配）。他们声称通过即时权重计算，将权重存储面积减少到原来的1/989，并利用并行匹配引擎实现了全MWPM。在采用40nm工艺的原型芯片中，他们在4K运算下实现了1.9×10⁻⁶的逻辑错误率和20.8ns的解码时间，与传统方法相比，速度提高了3.3到612倍，每次运算的能耗仅为2.46nJ。

（左）所提出的解码器的主要优势和整体架构。（中）基于锁对的速度调整的测量结果：（a）匹配周期与 FSB 数的关系，（b）解码时间，（c）解码阈值，（d）。（右）性能概述及与传统技术的比较

联发科发布用于可穿戴设备常开推理的低功耗NPU

TinyNPU：一款基于 3nm 0.06–134.36 μJ/token DCIM 的超低功耗 NPU，适用于可穿戴设备上的常开推理（论文编号：C21.1）

在可穿戴设备领域，电池续航能力有限、计算需求高以及数据传输过程中的功耗一直是瓶颈。因此，科学地一个研究团队计划发布一项基于3nm工艺的DCIM（内存内数字计算）NPU的研发成果，该NPU可用于可穿戴设备的常开推理（AoR）功能。它拥有512个8位MAC和256KB的片上内存，性能达到1.47 TOPS。据该公司测量，它可使智能眼镜的电池续航时间长达10天，并且在变压器模型中，其能效比传统技术高出31.8倍，使其成为实现下一代节能型常开推理技术的理想选择。

（左）TinyNPU 应用案例（例如，可穿戴设备中的常开推理）。（中）芯片显微照片和实测性能。（右）性能概览及与传统技术的比较。

NVIDIA发布采用3D堆叠硅光子技术的32Gb/s光接收器

一种采用 3D 堆叠美津子平台、灵敏度为 -17.3dBm 的差分 TIA 的 32Gb/s 光接收器（论文编号：C20.2）

提高光接收器的灵敏度至关重要，但传统的单端TIA在信噪比和能效方面存在局限性。NVIDIA目标研究团队宣布开发出一款基于3D堆叠硅光子（SiPh）平台的32Gb/s光接收器。它采用单电源供电的差分跨阻放大器 (TIA)，在 32 Gb/s 时光电二极管接收灵敏度 (OMA) 为 -17.3 dBm，在 28 Gb/s 时为 -18.9 dBm，同时在 32 Gb/s 运行时能量效率为 0.484 pJ/bit。该接收器采用的结构是将 7nm FinFET CMOS 电子电路 IC (EIC) 堆叠在65nmPhoton 光子集成电路 (PIC) 采用 Cu-Cu 混合金属技术。

（左）采用差分 TIA 的所提出的接收器电路配置图。（中）芯片显微照片和能效分解图。（右）性能概述及与传统技术的比较。